TimingDesigner32bit_v9.2

Timing designer是一个画时序图的工具，可以用于在逻辑设计初期，对关键路径进行时序设计，同时具有一定的时序验证功能，利于在设计初期发现问题，减少设计反复。 该工具不仅可以用于FPGA逻辑设计，还可以用于PCB的时序设计。 时序设计过程中，可以进行接口级的时序分析。在最后的产品时序说明时，也可以使用该工具进行时序说明书的编制。 Timing designer是基于工程管理的。 主要关注： 画图：时钟、信号、总线、衍生时钟、衍生信号等。 延时：各个信号之间的关系，有因果关系，比如延时，用于调整信号边沿的位置，重定位。 约束：可以添加信号间的时序约束，如建立时间、保持时间、最大延时、最小延时、最小脉宽等。不重定位信号边沿，仅做时序分析。 建模：对计数器、复位信号等的建模。 目前，FPGA设计有专门的静态时序分析工具，在FPGA设计中，使用该工具只是做一个辅助的设计手段，主要在逻辑方案详细设计阶段，方便工程项目组内部交流的时序图，可以这么画。 在较复杂接口的设计时，比如PCI，可以通过该工具理清思路，指导HDL设计。 涉及到产品接口和说明时，辅助设计说明书。