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入门手册
SDRAM 内存系统：
嵌入式测试和测量挑战
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SDRAM 内存系统：嵌入式测试和测量挑战
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目录
引言⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯3-4
DRAM发展趋势⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯3
DRAM⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯4-6
SDRAM⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯6-9
DDR SDRAM⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯6
DDR2 SDRAM⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯7
DDR3 SDRAM⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯8
DIMMs⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯9-14
DIMM 物理尺寸⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯9
DIMM 数据宽度⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯9
DIMM 排列⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯10
DIMM 内存尺寸和速度⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯10
DIMM 结构⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯10
串行位置检测⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯13
内存系统设计⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯15-17
设计仿真⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯15
设计检验⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯15
检验策略⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯15
SDRAM检验⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯17
词汇表⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯18-22
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引言
DRAM (动态随机访问存储器)对设计人员特别具有吸引
力，因为它提供了广泛的性能，用于各种计算机和嵌入
式系统的存储系统设计中。本 DRAM 内存入门手册概
括介绍了 DRAM 的概念，展示了 DRAM 可能的未来发
展方向，并概括了怎样通过验证来改善内存设计。
DRAM 发展趋势
人们一直希望计算机内存变得容量更大、速度更快、功
率更低、物理尺寸更小。这些需求正推动着 DRAM 技
术不断发展。在过去几年中，多次技术增强已经推进了
主流 DRAM 的发展，如 SDRAM (同步 DRAM)、DDR
(双倍数据速率)SDRAM、DDR2 (双倍数据速率 2)
SDRAM和DDR3 (双倍数据速率3) SDRAM。计算机内
存在DIMM(双列直插内存模块)中的使用方式也一直推
动着这一演进。DIMM实现方案已经从非寄存DIMM扩
展到包括多个寄存 DIMM 和 FB-DIMM (全面缓冲的
DIMMs)。
并不是只有计算机内存才有容量更大、速度更快、功率
更低、物理尺寸更小的需求。嵌入式系统应用也有类似
的要求，也可以使用 DRAM。
但是，内存系统在计算机中的实现方式不同于嵌入式系
统。一般来说，计算机内存安装在可插拔 DIMM 上，
DIMM在组装过程中简便地安装在计算机中。计算机用
户可以在购买计算机之后，通过增加或更换DIMM来升
级计算机内存。结果，计算机中使用的内存要求高度兼
容当前和未来计算机及与DIMM一起使用的当前和未来
内存。兼容能力的主要方面有两个。
第一，内存必需兼容计算机制造商使用的各种内存
控制器；第二，在计算机的同一内存系统中混合使
用不同制造商的内存时，内存必需能够正确运行。
开放的内存标准有助于保证内存兼容能力。
而嵌入式系统一般使用固定的内存配置，因此用户在购
买产品后不能改变内存系统。嵌入式系统制造商可以全
面控制嵌入式系统中使用哪些特定制造商的内存。通常
会使用一家内存制造商的一种特定内存，来优化嵌入式
系统的性能和成本。结果，在嵌入式系统中实现高级多
厂商内存互操作能力不象在计算机系统中那样重要。
通过创建采用JEDEC标准的内存规范，JEDEC (联合电
子器件工程设计委员会)一直为内存行业提供帮助。
JEDEC是一家非营利组织，其成员包括内存制造商、计
算机制造商、测试制造商等等。开放的 JEDEC 标准规
定了制造商在实现内存产品时必需遵守的规范，以便能
够与其它制造商的内存和计算机内存控制器互操作。这
些标准涵盖了物理特点、DIMM电路板布局、电信号、寄
存器定义、功能操作、内存协议等。检验和测试内存是
否符合 JEDEC 规范是保证内存与其它制造商产品一起
可靠运行及互操作的关键步骤。
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新的 DRAM 设计将满足容量
更大、速度更快、功率更低和
物理尺寸更小的计算机和嵌
入式系统内存要求。结果，发
生了下面的 DRAM 变化：内
存容量的提高，内存条数量
提高，突发长度提高，供电电
压下降，逻辑电压摆幅下降，
时钟速率提高，数据速率提
高，内存通道实现方案从大
量的并行信号转向数量较少
的高速串行信号，内存通道
数量提高，电路板密度提高等等。这些发展趋势导致设
计人员需要使用新技术和新工具，设计、检验和调试自
己的内存系统。
由于内存时钟速率提高及逻辑电压摆幅下降，信号完整
性更多地成为可靠运行内存的问题。结果，发展趋势是
新的 DRAM 功能出现，以重点改善内存系统的信号完
整性。这些功能包括动态控制的ODT (片内端接), OCD
(芯片外驱动器)校准及带AMB(高级内存缓冲器)的全面
缓冲的 DIMM。
DRAM
DRAM较其它内存类型的一个优势是它能够以IC(集成
电路)上每个内存单元更少的电路实现。DRAM 的内存
单元基于电容器上贮存的电荷。典型的 DRAM 单元使
用一个电容器及一个或三个 FET(场效应晶体管)制成。
典型的 SRAM (静态随机访问内存)内存单元采取六个
FET器件，降低了相同尺寸时每个IC 的内存单元数量。
与 DRAM 相比，SRAM 使用起来更简便，接口更容易，
数据访问时间更快。
图 1. DRAM 内存单元分成由行和列组成的两维阵列。
列
行(页)
刷新各行
行是高地址位
列是低地址位
先选择行，然后再选择列
DRAM核心结构由多个内存单元组成，这些内存单元分
成由行和列组成的两维阵列(参见图 1)。访问内存单元
需要两步。先寻找某个行的地址，然后在选定行中寻找
特定列的地址。换句话说，先在 DRAM IC 内部读取整
个行，然后列地址选择 DRAM IC I/O(输入 / 输出)针脚
要读取或要写入该行的哪一列。
DRAM读取具有破坏性，也就是说，在读操作中会破坏
内存单元行中的数据。因此，必需在该行上的读或写操
作结束时，把行数据写回到同一行中。这一操作称为预
充电，是行上的最后一项操作。必须完成这一操作之
后，才能访问新的行，这一操作称为关闭打开的行。
对计算机内存访问进行分析后表明，内存访问中最常用
的类型是读取顺序的内存地址。这是合理的，因为读取
计算机指令一般要比数据读取或写入更加常用。此外，
大多数指令读取在内存中顺序进行，直到发生到指令分
支或跳到子例程。
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DRAM 的一个行称为内存页
面，一旦打开行，您可以访问该
行中多个顺序的或不同的列地
址。这提高了内存访问速度，降
低了内存时延，因为在访问同
一个内存页面中的内存单元时，
其不必把行地址重新发送给
DRAM。结果，行地址是计算机
的高阶地址位，列地址是低阶
地址位。由于行地址和列地址
在不同的时间发送，因此行地
址和列地址复用到相同的
DRAM针脚上，以降低封装针脚数量、成本和尺寸。一
般来说，行地址尺寸要大于列地址，因为使用的功率与
列数有关。
早期的RAM拥有控制信号，如RAS# (行地址选择低有
效)和CAS# (列地址选择低有效)，选择执行的行和列寻
址操作。其它 DRAM 控制信号包括用来选择写入或读
取操作的WE# (写启动低有效)、用来选择DRAM的CS#
(芯片选择低有效)及 OE# (输出启动低有效)。早期的
DRAM拥有异步控制信号，并有各种定时规范，涵盖了
其顺序和时间关系，来确定 DRAM 工作模式。
早期的 DRAM读取周期有四个步骤。第一步，RAS# 与
地址总线上的行地址变低。第二步，CAS# 与地址总线
上的列地址变低。第三步，OE#变低，读取数据出现在
DQ 数据针脚上。在 DQ 针脚上提供数据时，从第一步
第三步的时间称为时延。最后一步是 RAS#, CAS# 和
OE#变高(不活动)，等待内部预充电操作在破坏性读取
后完成行数据的恢复工作。从第一步开始到最后一步结
束的时间是内存周期时间。上述信号的信号定时与边沿
顺序有关，是异步的。这些早期DRAM没有同步时钟操
作。
DRAM 内存单元必需刷新，避免丢失数据内容。这要求
丢失电荷前刷新电容器。刷新内存由内存控制器负责，
刷新时间指标因不同DRAM内存而不同。内存控制器对
行地址进行仅 RAS# 循环，进行刷新。在仅 RAS# 循环
结束时，进行预充电操作，恢复仅 RAS# 循环中寻址的
行数据。一般来说，内存控制器有一个行计数器，其顺
序生成仅 RAS# 刷新周期所需的所有行地址。
刷新策略有两个(参见图 2)。第一个策略内存控制器在
刷新周期突发中顺序刷新所有行，然后把内存控制返回
处理器，以进行正常操作。在到达最大刷新时间前，会
发生下一个刷新操作突发。第二个刷新策略是内存控制
器使用正常处理器内存操作隔行扫描刷新周期。这种刷
新方法在最大刷新时间内展开刷新周期。
图 2. DRAM 刷新实现方案包括分布式刷新和突发刷新。
分布式
刷新
突发刷新
时间
每个脉冲代表
一个刷新周期
完成所有行刷新
要求的时间
