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-- 文件描述的电路功能说明
--********************************************
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
--*********************************************
ENTITY cter is --记得填入实体名,也是本文件名
PORT(rd,wr,cs,a1,a0 :in std_logic; --输入输出引脚说明
d : inout std_logic_vector(7 downto 0);
out0 : inout std_logic; --,out1,out2
-- :in std_logic_vector( downto 0);
ct0_out : OUT std_logic_vector( 15 downto 0);
wait0_out : OUT std_logic;
h1_out,counter0_out,ref0_out: OUT std_logic;
h1_edge_out : OUT std_logic;
clk0,clk1,clk2 : in std_logic;
gate0,gate1,gate2 : in std_logic
);
END cter; --记得填入实体名,也是本文件名
--*********************************************
ARCHITECTURE i8253 OF cter IS --记得填入实体名,也是本文件名
signal internal_bus_in : std_logic_vector( 7 downto 0);
signal internal_bus_out : std_logic_vector( 7 downto 0);
signal ct0_con,ct1_con,ct2_con : std_logic_vector( 5 downto 0);
signal crreg0,crreg1,crreg2 : std_logic_vector( 15 downto 0);
signal olreg0,olreg1,olreg2 : std_logic_vector( 15 downto 0);
signal cereg0,cereg1,cereg2 : std_logic_vector( 15 downto 0);
signal h1 :std_logic;
--********************************************
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
--*********************************************
ENTITY cter is --记得填入实体名,也是本文件名
PORT(rd,wr,cs,a1,a0 :in std_logic; --输入输出引脚说明
d : inout std_logic_vector(7 downto 0);
out0 : inout std_logic; --,out1,out2
-- :in std_logic_vector( downto 0);
ct0_out : OUT std_logic_vector( 15 downto 0);
wait0_out : OUT std_logic;
h1_out,counter0_out,ref0_out: OUT std_logic;
h1_edge_out : OUT std_logic;
clk0,clk1,clk2 : in std_logic;
gate0,gate1,gate2 : in std_logic
);
END cter; --记得填入实体名,也是本文件名
--*********************************************
ARCHITECTURE i8253 OF cter IS --记得填入实体名,也是本文件名
signal internal_bus_in : std_logic_vector( 7 downto 0);
signal internal_bus_out : std_logic_vector( 7 downto 0);
signal ct0_con,ct1_con,ct2_con : std_logic_vector( 5 downto 0);
signal crreg0,crreg1,crreg2 : std_logic_vector( 15 downto 0);
signal olreg0,olreg1,olreg2 : std_logic_vector( 15 downto 0);
signal cereg0,cereg1,cereg2 : std_logic_vector( 15 downto 0);
signal h1 :std_logic;
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conglvse
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