基于verilog的维特比译码

assign pseudo_in_s1 = sync_s1 ? {7'b0,1'b1} : {pseudo_out_s1[6:1],pseudo_out_s1[7] ^ pseudo_out_s1[0],pseudo_out_s1[7]}; always @(phi1 or pseudo_in_s1) if (phi1) pseudo_in_s2 = pseudo_in_s1; always @(phi2 or pseudo_in_s2) if (phi2) begin pseudo_out_s1 = pseudo_in_s2; delayed_bit_s1 <= #2880 pseudo_out_s1[7]; end assign orig_bit_s1 = pseudo_out_s1[7];