基于整数和小数分频的实现原理,提出了整数和小数分频器的算法和结构,采用Verilog 硬件描述语言优化设计了偶数、非50 %占空比和50 %占空比的奇数、半整数分频器,重点对任意小数分频器进行了设计优化。用Qustus Ⅱ进行了仿真,证明了其可行性。 关键词:分频器;Verilog HDL ;优化
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