静态时序分析教程.pdf
181 浏览量
2023-10-25
23:09:44
上传
评论
收藏 2.14MB PDF 举报
⼀
、
什么
是
静
态
时
序
分
析
众
所
周
知
，
PPA
（
功
耗
、
性
能
、
⾯
积
）
这
三个
要
素
的
合
理
平
衡
，
是
⼀
款
芯
⽚
能
否
成
功
的
重
要
因
素
，
Power Performance Area
中
，
performance
的
衡
量
可
以
有
很
多
因
素
，
其
中
就
包
括
频
率
性
能
，
也
就
是时
序
需
求
，
STA
静
态
时
序
分
析
就
是
检
查
所
设计
的
电
路
是
否
能
满
⾜
时
序
需
求
的
⽅
法
，
设计
⼯
程
师
会
在
综
合
之
后
根
据
设计
的
sdc
进
⾏
⼀
次
初
步
的
STA
检
查
，
但
是
在
综
合
阶
段
，
许
多
关
于
时
钟
⽹络
的
假
设
其
实
是
不
可
⽤
的
，
只
有
当
完
成
布局
规
划
，
做
完
时
钟
树
综
合
，
才
能
得
到
⼀个
相
对
准
确的
时
序
分
析
结
果
，
因
此
DE
（
数
字
电
路
）
⼯
程
师
是
第
⼀
遍
尝
试
STA
分
析
的
芯
⽚
设计
⼈
员
。
⼆
、
为什么
需
要
时
序
约
束
常
规
的
芯
⽚
设计
团
队
往往很
少
考
虑
时
序
问题
，
因
为
对
于他们
⽽
⾔
，
他们
的⽬
标更
多
的
聚
焦
于
如
何
实
现
功
能
需
求
，
物
理
设计
团
队
负责
满
⾜
时
序
要
求
，
但
是
他们
不
清
楚
设
计
的
内
部
结
构
，
因
此
他们
需
要
依
靠
于
DE
来
实
现
时
序
约
束
。
约
束
领
域
充
满
了
细
微
的
差
别
：不
同
的
约
束
⽅
式
，
虽
然
可
能
对
于
逻辑
功
能
来
说
区
别
不
⼤
，
但
是
会
实
打
实
的
影
响
硬
件
设计
的
性
能
，
进
⽽
影
响
芯
⽚
的
质
量
，
因
此正
确的
理
解
和
书
写
约
束
，
变
得
⾮
常
重
要
。
三
、
约
束
的
第
⼀
步
：
综
合
时
序
约
束最
终
是
作
⽤
在
真
实
电
路
上
的
延
时
约
束
，
从
Verilog
这
样
⼀个
⾏
为
级
的
描
述过
渡
到
真
实
的
电
路
所
需
要
经
历
的
步
骤
被
叫
做
综
合
，
因
此
在
绪
论
中
，
我
们也
需
要
搞
明
⽩
综
合
是
什么
和
综
合
是
怎
么作
⽤
在
时
序
约
束
上
的
这
两
⼤
问题
。
3.1
什么
是
综
合
综
合
（
Synthesis
）
是
指
将
⾼
级
硬
件
描
述
语⾔
（
如
Verilog
或
VHDL
）
表
示
的
逻辑
设计
转
换
为
物
理
可
实
现
的
逻辑
⻔
级⽹
表
的
过
程
，
包
括
逻辑转
化
、
优
化
、
时
序
约
束
处
理
、
功
耗
优
化
。
在
约
束条
件
(
时
序
约
束
、
⾯
积
约
束
)
下，
使
⽤
特
定
⼚
商
的
⼯
艺
库
（
TSMC 7nm/5nm
），
将
RTL
代
码
（
Verilog
），
转
变
为
⽹
表
（
记
录
wire/DFF
等
⻔
级
电
路
信
息
）
的
⼀个
步
骤
。
3.2
综
合
与
时
序
约
束
的
关
系
在
综
合
过
程
中
，
时
序
约
束
被
⽤
于
指
导
和
控
制
逻辑
综
合
，
确
保
最
终
的
电
路
满
⾜
设计
时
序
要
求
.
以
下
的
例
⼦
切
实
的
反
映
了
综
合
结
果
对
于
时
序
的
影
响
，两
种
逻辑
排
布
在
逻辑
的
层
⾯
上
是
⼀
样
的
，
有
着相
同
的真
值
表
，
但
是
对
于
第
⼀
张
图
⽚
⽽
⾔
，
输
⼊
经
过
两
级
逻辑
就
可
以
抵
达输
出
Y
，
⽽
对
于
下
⾯
的
图
⽚
⽽
⾔
，
输
⼊
需
要
经
过
三
级
逻辑
才
可
以
抵
达输
出
Y
，
具
体
选
择
哪
种
逻辑
是根
据
时
序
约
束
决
定
的
，
通
常
情
况
下，
⼤
家
会
认
为
第
⼀
种
会
⽐
第
⼆
种
排
列
好
，
因
为
delay
少
。
但
这
个
说
法
实
际
不
绝
对
，
因
为
delay
的
⻓
短
可
以
分别
使
建
⽴
时
间
和
保
持
时
间
的
压
⼒
变
⼩
，不
过
修保
持
时
间
的
⽅
法
简
单
，
修
建
⽴
时
间
的
⽅
法
复
杂
困
难
，
修
改
建
⽴
时
间
的
⽅
法
相
对
较
为
复
杂
，
可
以
降频
，
优
化
电
路路
径
、
调
整
寄存
器
的
位
置
修
改
保
持
时
间
的
⽅
法
相
对
较
简
单
，
可
以
通过
增
加
延
时
元
件
或
添
加
插
⼊
缓
冲
区
等
⽅
式
实
现
，
因
此
更
倾
向
于使
⽤
第
⼀
种
逻辑
排
布
，
优
先
保
证
建
⽴
时
间
增
加
buffer
修
改
保
持
时
间
如
下：
综
合
出
来
的
电
路
中
，
第
⼆
种
逻辑
排
布
的
output1,output3
和
output4
分别
插
⼊
了
buffer
，
增
强
了
驱
动
，
因
此
他们
这
⼏
个
端
⼝
的
后
续
⻔
电
路
的
开
启和
关
闭
会
⽐
output2
快
（
电
⼦
在
端
⼝
的
积
累
速
度快
），
在
这
种
层
⾯
上
影
响
了
静
态
时
序
分
析
的
结
果
。
资源评论
