数字电子线路基础：3-2 用FPGA实现基本组合逻辑电路.docx
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2022-11-26
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3.2 用 FPGA 实现基本组合逻辑电路
1．实验目的
(1)通过实验学习基本组合逻辑电路的描述方法。
(2)通过实验学习门电路的硬件描述语言。
(3)通过实验学习半加器的硬件描述语言。
2．实验仪器设备
(1)FPGA 开发实验箱。
(2)数字万用表。
(3)电脑。
3．预习
(1)复习 FPGA 开发有关的流程。
(2)复习 Verilog HDL 语言语法。
(3)复习实验所用的相关原理。
(4)按要求编写实验中要求的硬件描述语言程序。
4．实验原理
(1)Verilog HDL 语言的基本语法结构。语言以模块作为基本单元，首先进行
模块定义，其次进行端口定义，最重要的是对模块电路描述。
(2)RTL 视图。模块电路设计完后可以看到综合的电路结构图。
(3)结构电路的例化。工程文件顶层利用设计好的各模块文件进行连接，构
成从顶至下的设计方式。
5．实验内容
(1)根据 Verilog HDL 语言的语法描述与门电路的实现。
①建立新工程，命名，建立模块。
②调试门电路模块正常运行。
(2)与非门电路的实现和 RTL 视图。
①建立新工程，命名，建立模块。
②调试门电路模块正常运行。
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