Cadence实验系列（共11讲）

《Cadence实验系列》是为芯片设计初学者量身打造的一套学习资源，共计11讲，涵盖了从设计输入到后端实现的多个关键步骤。虽然存在一些空缺章节，但整体内容详实，足以支持初学者进行有效的自我学习。 在Cadence的学习过程中，首先接触的是Cadence_实验系列2_模拟设计输入_Orcad.ppt，这讲主要介绍了如何使用Orcad进行模拟设计输入，包括原理图绘制、网表生成等基础操作，是理解数字电路设计流程的第一步。 紧接着，Cadence_实验系列4_FPGA开发软件_Xilinx_&_Modelsim.ppt深入讲解了FPGA开发，结合Xilinx工具和Modelsim仿真器，使学习者能够掌握硬件描述语言（HDL）的运用，以及硬件逻辑的验证。 Cadence_实验系列8_服务器平台_Unix.ppt则关注于服务器平台Unix的使用，这对于理解 Cadence 工具的运行环境至关重要，因为许多半导体设计工具依赖于Unix或类Unix系统。 在Verilog设计方面，Cadence_实验系列10_Verilog设计平台_NC-Verilog.ppt和Cadence_实验系列13_RTL编译和束缚_RC_and_EC.ppt提供了Verilog语言的基础知识和高级应用，包括RTL级设计、编译流程以及约束设置，这些都是现代数字集成电路设计的核心技能。 Cadence_实验系列12_数模混合电路设计_spetreVerilog.ppt讲述了数模混合电路设计，Spectre Verilog作为强大的仿真器，能够处理混合信号系统的复杂行为。 Cadence的后端实验系列则进一步深入到芯片制造的物理实现阶段。Cadence_后端实验系列15_布局布线_SoC_Encounter.ppt探讨了SoC的布局布线策略，这是优化电路性能和面积的关键步骤。Cadence_后端实验系列16_全定制版图设计_Virtuoso.ppt介绍了Virtuoso平台，用于全定制集成电路的设计和版图编辑。 版图验证是确保设计符合工艺规则和电气规则的关键，Cadence_后端实验系列19_版图验证_Assura.ppt讲解了Assura工具的使用，以保证设计的可制造性。 Cadence_实验系列7_IC设计软件_Tanner_SPR&LVS.ppt提到了Tanner工具，它在IC设计流程中用于完成SPICE模拟和Layout vs. Schematic (LVS) 验证，确保设计的精确性和一致性。 通过这套学习资源，初学者将能够全面了解Cadence工具链在芯片设计中的应用，从概念到实际操作，逐步建立起对集成电路设计的深刻理解和实践能力。无论是模拟设计、数字设计还是混合信号设计，这些实验都将提供宝贵的实践经验。