基于PC机通过UART串口通讯ADC采集AD9226 数据Verilog源码quartus11.0工程文件.zip

+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Legal Partition Candidates ; +---------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ; +---------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; my_tx|U2_tx_ctrl ; 16 ; 0 ; 0 ; 0 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_tx|U1_tx_bps1 ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_tx ; 15 ; 0 ; 0 ; 0 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096_td2|dcfifo_component|auto_generated|wrfull_eq_comp ; 26 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096_td2|dcfifo_component|auto_generated|wrempty_eq_comp ; 26 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096_td2|dcfifo_component|auto_generated|rdfull_eq_comp ; 26 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096_td2|dcfifo_component|auto_generated|rdempty_eq_comp ; 26 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096_td2|dcfifo_component|auto_generated|ws_dgrp|dffpipe18 ; 14 ; 0 ; 0 ; 0 ; 13 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096_td2|dcfifo_component|auto_generated|ws_dgrp ; 14 ; 0 ; 0 ; 0 ; 13 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096_td2|dcfifo_component|auto_generated|rs_dgwp|dffpipe15 ; 14 ; 0 ; 0 ; 0 ; 13 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096_td2|dcfifo_component|auto_generated|rs_dgwp ; 14 ; 0 ; 0 ; 0 ; 13 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096_td2|dcfifo_component|auto_generated|fifo_ram ; 41 ; 0 ; 0 ; 0 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096_td2|dcfifo_component|auto_generated|wrptr_gp ; 2 ; 0 ; 0 ; 0 ; 13 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096_td2|dcfifo_component|auto_generated|wrptr_g1p ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096_td2|dcfifo_component|auto_generated|rdptr_g1p ; 2 ; 0 ; 0 ; 0 ; 13 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096_td2|dcfifo_component|auto_generated ; 16 ; 0 ; 0 ; 0 ; 16 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096_td2 ; 16 ; 0 ; 0 ; 0 ; 16 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_wr_td2 ; 4 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_rd_td2 ; 4 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_rdclk_td2 ; 2 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; adc_crtl_2 ; 13 ; 0 ; 0 ; 0 ; 13 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096|dcfifo_component|auto_generated|wrfull_eq_comp ; 26 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096|dcfifo_component|auto_generated|wrempty_eq_comp ; 26 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096|dcfifo_component|auto_generated|rdfull_eq_comp ; 26 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096|dcfifo_component|auto_generated|rdempty_eq_comp ; 26 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; my_4096|dcfifo_component|auto_generated|ws_dgrp|dffpipe18 ; 14 ; 0