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Verilog 冒泡排序.pdf

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深圳大学实验报告

课程名称： Verilog数字系统设计

实验名称：四个 8 位 2 进制输入数据的冒泡排序

学院：信息工程学院

专业：电子信息工程班级： 2010 级电子 2 班

组号：指导教师：

报告人：学号：

实验时间： 2012 年 11 月 6 日星期二

实验地点南区 N413

实验报告提交时间： 2012.11.11

实验要求：

1、掌握任务在 Verilog 模块设计中的应用；

2、学会在电平敏感列表的 always 中使用拼接操作、任务和阻塞赋值等语句，并生成复杂组合逻辑

方法；

3、掌握利用有限状态机实现一般时序逻辑分析的方法；

4、掌握用 Verilog 编写可综合的有限状态机的标准模版；掌握用 Verilog 编写状态机模块的测试

一般方法。

实验内容：

1、设计一个功能相同的模块，该模块能完成四个 8 位 2 进制输入数据的冒泡排序。假设 8 位数据

钟节拍串行输入的，要求用时钟触发任务的执行法，每个时钟周期完成一次数据交换的操作。

2、使用纯组合逻辑实现四个 8 位 2 进制输入数据的冒泡排序。

实验代码：

A.Verilog 程序代码_时钟触发

module A:begin

Rank(clk,x_input,ra0,rb0,rc0,rd0,ra1,rb1,rc1 sort2(va,vc);state<=B;

,rd1); input clk;reg[3:0] state; input [7:0] end

x_input; output[7:0] B:begin

ra0,rb0,rc0,rd0,ra1,rb1,rc1,rd1; reg[7:0] sort2(vb,vd);state<=C;

va,vb,vc,vd; reg[7:0] end

ra0,rb0,rc0,rd0,ra1,rb1,rc1,rd1; parameter C:begin sort2(va,vb); state

IDLE0='d0,IDLE1='d1,IDLE2='d2,IDLE3='d3,A='d end

4,B='d5,C='d6,D='d7,E='d8; always@(posedge D:begin

clk) casex(state) IDLE0:begin sort2(vc,vd);state<=E; end

{va}={x_input};state<=IDLE1; end E:begin sort2(vb,vc);

IDLE1:begin {vb}={x_input};state<=IDLE2; {ra1,rb1,rc1,rd1}={va,vb,vc,vd};

end IDLE2:begin state<=IDLE0; end

{vc}={x_input};state<=IDLE3; end default:state<=IDLE0; endcase

IDLE3:begin {vd}={x_input}; task sort2; inout[7:0] x,y;reg[7:0

state<=A; if(x>y) begin tmp=x;x=y;y=t

{ra0,rb0,rc0,rd0}={va,vb,vc,vd}; end end endtask endmodule

A.Verilog 测试代码_时钟触发

module Test;

always #10 clk=~clk; // Inputs

always @ (posedge clk)

reg clk;

x_input={$random}%6;//保证随机数不大于 reg [7:0] x_input; 8 位

// Outputs

wire [7:0] ra0; initial

begin

wire [7:0] rb0;

wire [7:0] rc0; // Initialize Inputs

wire [7:0] rd0; clk = 0;

wire [7:0] ra1; x_input = 0;

wire [7:0] rb1; #100 $stop;

end wire [7:0] rc1;

wire [7:0] rd1;

endmodule

// Instantiate the Unit Under Test (UUT)

Rank uut (

.clk(clk),

.x_input(x_input),

.ra0(ra0), .rc0(rc0),

.rb0(rb0), .rd0(rd0),

.ra1(ra1), .rb1(rb1),

.rc1(rc1), .rd1(rd1)

);

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