初次进行逻辑开发工作的反思
首先,自己并不是从技术领域去探讨FPGA和Verilog HDL语言,
自己接触这方面知识时间较短,也没有丰富的经验,而网络上关于这
方面的学习资源还是比较丰富的,自己也受益匪浅。这篇文章只是想
对自己过去的一段工作经历做下总结,和对之后的发展方向做下思考。
去年在一个项目中,被安排做 FPGA 的逻辑代码开发,由于以前
从未接触过 Verilog HDL 语言,心里还是比较心虚的。但考虑到三方
面因素,还是承担了下来:
1、从原理图修改、审核 PCB 开始,可以抽空学习 Verilog HDL
语法,这大概有两周时间。之后还会有 20 天时间可以全部用于代码编
写上,时间看来还是充裕的;
2、FPGA 要实现功能并不复杂,只是一些简单的控制逻辑和通信
接口;
3、自己并不是凭空撰写,而是有之前产品代码做修改参考。
后来在实际的项目开发中,原理图的审核修改、投板流程需要的
众多输出准备、和软件讨论接口方案及前期调试资源准备,这些事情
所耗费的时间大大超出了预期,迫于项目进度的压力,自己主动承担
了一些之前计划外的事情。尤其在原理图审核修改方面,出于高速信
号性能的考虑,基本成为了 PCB 主导,遇到走线不顺时,原理图调换
线序成为了首选方案,尤其 FPGA 管脚分配,基本全部做了更改,引
入了大量不受控的工时耗费。等到完成了这些工作后,项目进度已有
延迟,但项目层面通过与 PCB 供应商及和产线的沟通,加急优先安排
生产,回板时间却未发生改变。于是才发现可用于编写代码的时间仅
有一周。
刚开始看以前的代码时,由于项目压力导致的焦虑情绪,使得犹
如阅读天书一般,半天下来反而昏昏欲睡,更是无从下手修改。中午
就想反馈这种风险,但获悉只需要先把一些时钟、复位、GPIO 等基本
功能做好即可,后续调试过程中,再一步步加入其它功能。于是心情
缓解了很多,也静下心来阅读代码,于是在下午,配合在百度上查询