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使用 Vivado 2015.4 在 Nexys4 DDR 开发板上实现 DDR 的读写例程

最近项目需要用到 DDR ，于是在网上找相关资料，发现网上关于 Xilinx DDR

的资料不多，而且比较老，官方文档又是纯英文，且超级长。所以笔者写了这篇文章，为

像笔者一样的初学者介绍一下 DDR 的使用。

DDR 是在此不介绍 DDR 是什么了，请自行查资料。（相信用到这篇文章的人不会不知道

啥吧。。。）

好了，闲话休提言归正传。

本文使用 Vivado 2015.4 在 Nexys4 DDR （以下简称 N4DDR ）开发板上实现 DDR 的读写。

FPGA 如果需要对 DDR 进行读写，则需要一个 DDR 的控制器。根据官方的文档（UG586 ，

下载链接在文末）， DDR 控制器的时序主要有三：

（1）首先是控制信号，如下图：

从上图可以看出，只有当 app_rdy 信号有效时，程序所发出的读写命令才会被控制器接收。

这点必须注意。

（2）然后是写操作时序，如下图：

由图可知，在向 DDR 写数据时，需要提供写命令 app_cmd 、地址

app_addr 、数据

app_wdf_data 等信号，且写入的数据最多可以比 app_cmd 提前一个时钟周期有效，最迟可以

比 app_cmd 晚两个时钟周期有效。

【特别注意】在写数据的时候必须检测 app_rdy 和 app_wdf_rdy 信号是否同时有效，否则写

入命令无法成功写入到 DDR 控制器的命令 FIFO 中，从而导致写操作失败。（3）最后是读操

作时序，如下图所示：

读操作的时序比较简单，只需要注意 app_rdy 是否有效即可，其余不再赘述。

Xilinx在 Vivado 中提供的 Memory Interface Generator的 IP核就是我们需要的 DDR 控制器，

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