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中山大学计算机组成原理实验 单周期CPU设计 (2).pdf
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中山大学计算机组成原理实验 单周期CPU设计 (2).pdf中山大学计算机组成原理实验 单周期CPU设计 (2).pdf中山大学计算机组成原理实验 单周期CPU设计 (2).pdf中山大学计算机组成原理实验 单周期CPU设计 (2).pdf中山大学计算机组成原理实验 单周期CPU设计 (2).pdf中山大学计算机组成原理实验 单周期CPU设计 (2).pdf中山大学计算机组成原理实验 单周期CPU设计 (2).pdf中山大学计算机组成原理实验 单周期CPU设计 (2).pdf中山大学计算机组成原理实验 单周期CPU设计 (2).pdf
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计算机组成原理实验
《计算机组成原理实验》
实验报告
(实验三)
学 院 名 称
:
专业(班级)
:
学 生 姓 名
:
学
时
号
:
数据科学与计算机学院
年
间
: 2019 11 月 8 日

计算机组成原理实验
成 绩 :
实 验 三 : 单周期CPU设计与实现
一. 实验目的
(1) 掌握单周期CPU数据通路图的构成、原理及其设计方法;
(2) 掌握单周期CPU的实现方法,代码实现方法;
(3) 认识和掌握指令与CPU的关系;
(4) 掌握测试单周期CPU的方法。
二. 实验内容
设计一个单周期 CPU,该 CPU 至少能实现以下指令功能操作。指令与格式如下:
==> 算术运算指令
(1)add rd , rs, rt
000000 rs(5 位) rt(5 位) rd(5 位) 00000 100000
功能:GPR[rd] ← GPR[rs] + GPR[rt]。
(2)sub rd , rs , rt
000000 rs(5 位) rt(5 位) rd(5 位) 00000 100010
功能:GPR[rd] ← GPR[rs] - GPR[rt]。
(3)addiu rt , rs ,immediate
001001 rs(5 位) rt(5 位) immediate(16 位)
功能:GPR[rt] ← GPR[rs] + zero_extend(immediate); immediate
做符号扩展再参
加“加”运算。
(4)addi rt , rs ,immediate
001111
加“加”运算。
rs(5 位) rt(5 位) immediate(16 位)
功能:GPR[rt] ← GPR[rs] + sign_extend(immediate); immediate
做符号扩展再参
==> 逻辑运算指令
(5)andi rt , rs ,immediate
001100 rs(5 位) rt(5 位) immediate(16 位)
功能:GPR[rt] ← GPR[rs] and zero_extend(immediate);immediate
做 0 扩展再参
加“与”运算。
(6)and rd , rs , rt
000000 rs(5 位) rt(5 位) rd(5 位) 00000 100100
功能:GPR[rd] ← GPR[rs] and GPR[rt]。
(7)ori rt , rs ,immediate
001101 rs(5 位) rt(5 位) immediate(16 位)

计算机组成原理实验
功能:GPR[rt] ← GPR[rs] or zero_extend(immediate)
。
(8)or rd , rs , rt
000000
==>移位指令
(9)sll rd, rt,sa
000000 00000 rt(5 位) rd(5 位) sa(5 位) 000000
功能:GPR[rd] ← GPR[rt] << sa。
==>比较指令
(10) slti rt, rs,immediate 带符号数
001010 rs(5 位) rt(5 位) immediate(16 位)
功能:if GPR[rs] < sign_extend(immediate) GPR[rt] =1 else GPR[rt] = 0。
(11)slt rd, rs, rt
000000 rs(5 位) rt(5 位) rd(5 位) 00000 110000
==> 存储器读/写指令
(12)sw rt , offset (rs) 写存储器
101011 rs(5 位) rt(5 位) offset(16 位)
功能:memory[GPR[base] + sign_extend(offset)] ← GPR[rt]。
(13) lw rt , offset (rs) 读存储器
100011 rs(5 位) rt(5 位) offset (16 位)
功能:GPR[rt] ← memory[GPR[base] + sign_extend(offset)]。
==> 分支指令
(14)beq rs,rt, offset
000100 rs(5 位) rt(5 位) offset (16 位)
功能:if(GPR[rs] = GPR[rt]) pc←pc + 4 + sign_extend(offset)<<2
else pc ←pc + 4
特别说明:offset 是从 PC+4 地址开始和转移到的指令之间指令条数
。
offset 符号扩展
之后左移 2 位再相加。为什么要左移 2 位?由于跳转到的指令地址肯定是 4 的倍数(每条
指令占 4 个字节),最低两位是“00”,因此将 offset 放进指令码中的时候,是右移了 2
位的,也就是以上说的“指令之间指令条数”。
(15)bne rs,rt, offset
000101 rs(5 位) rt(5 位) offset (16 位)
功能:if(GPR[rs] != GPR[rt]) pc←pc + 4 + sign_extend(offset) <<2
else pc ←pc + 4
(16)bltz rs, offset
000001 rs(5 位) 00000 offset (16 位)
功能:if(GPR[rs] < 0) pc←pc + 4 + sign_extend (offset) <<2
else pc ←pc + 4。
==>跳转指令
(17)j addr
rs(5 位) rt(5 位) rd(5 位) 00000 100101
功能:GPR[rd] ← GPR[rs] or GPR[rt]。

计算机组成原理实验
000010 addr(26 位)
功能:PC ← {PC[31:28] , addr , 2’b0},无条件跳转。
说明:由于 MIPS32 的指令代码长度占 4 个字节,所以指令地址二进制数最低 2 位均
为 0,将指令地址放进指令代码中时,可省掉!这样,除了最高6 位操作码外,还有 26 位
可用于存放地址,事实上,可存放 28 位地址,剩下最高 4 位由 pc+4 最高 4 位拼接上。
==> 停机指令
(18)halt
111111 00000000000000000000000000(26 位)
功能:停机;不改变PC的值,PC保持不变。
三. 实验原理
单周期 CPU 指的是一条指令的执行在一个时钟周期内完成,然后开始下一条指令的执
行,即一条指令用一个时钟周期完成。电平从低到高变化的瞬间称为时钟上升沿,两个相邻
时钟上升沿之间的时间间隔称为一个时钟周期。时钟周期一般也称振荡周期(
如果晶振的输
出没有经过分频就直接作为 CPU 的工作时钟,则时钟周期就等于振荡周期。若振荡周期经二分频后形成
时钟脉冲信号作为 CPU 的工作时钟,这样,时钟周期就是振荡周期的两倍。
)
CPU 在处理指令时,一般需要经过以下几个步骤:
(1) 取指令(IF):根据程序计数器 PC 中的指令地址,从存储器中取出一条指令,同时,
PC 根据指令字长度自动递增产生下一条指令所需要的指令地址,但遇到“地址转移”指令
时,则控制器把“转移地址”送入 PC,当然得到的“地址”需要做些变换才送入 PC。
(2) 指令译码(ID):对取指令操作中得到的指令进行分析并译码,确定这条指令需要完
成的操作,从而产生相应的操作控制信号,用于驱动执行状态中的各种操作。
(3) 指令执行(EXE):根据指令译码得到的操作控制信号,具体地执行指令动作,然后
转移到结果写回状态。
(4) 存储器访问(MEM):所有需要访问存储器的操作都将在这个步骤中执行,该步骤给
出存储器的数据地址,把数据写入到存储器中数据地址所指定的存储单元或者从存储器中得
到数据地址单元中的数据。
(5) 结果写回(WB):指令执行的结果或者访问存储器中得到的数据写回相应的目的寄存
器中。
单周期 CPU,是在一个时钟周期内完成这五个阶段的处理。
取指令
IF
指令译码
ID
指令执行
EXE
存储器访问
MEM
结果写回
WB
图 1 单周期 CPU 指令处理过程
MIPS 指令的三种格式:

计算机组成原理实验
其中,
op:为操作码;
rs:只读。为第 1 个源操作数寄存器,寄存器地址(编号)是 00000~11111,00~1F;
rt:可读可写。为第 2 个源操作数寄存器,或目的操作数寄存器,寄存器地址(同上);
rd:只写。为目的操作数寄存器,寄存器地址(同上);
sa:为位移量(shift amt),移位指令用于指定移多少位;
funct:为功能码,在寄存器类型指令中(R 类型)用来指定指令的功能与操作码配合
使用;
immediate:为 16 位立即数,用作无符号的逻辑操作数、有符号的算术操作数、数据
加载(Laod)/数据保存(Store)指令的数据地址字节偏移量和分支指令中相对程序计数
器(PC)的有符号偏移量;
address:为地址。
图 2 单周期 CPU 数据通路和控制线路图
图 2 是一个简单的基本上能够在单周期CPU 上完成所要求设计的指令功能的数据通路
和必要的控制线路图。其中指令和数据各存储在不同存储器中,即有指令存储器和数据存储
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