语法进阶
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语法详细讲解
第一部分 Verilog 测试模块的编写
目的：
复习如何编写较复杂的测试文件，对所做的设计
进行完整的测试和验证。
掌握组织模块测试的常用方法；学会编写常用的
测试代码。
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用 Verilog 设计的步骤
注：虚线表示编译器能检查输入文件的可读性和是否存在以及是否允许生成输出文件
include
文件
设计文件
厂家元件
库文件
输入文件：
激励和期望
的输出信号
输出文件：激
励和实际输出
的信号
编译器
仿真器
仿真器
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测试平台的组成
激励
信号
需要验证的
设计
激励信号
和用于验
证的结果
数据
需要验证的
设计
简单的测试平台
复杂的测试平台
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并行块
在测试块中常用到 fork…join 块。用并行块能表示以同一个时间起点算起的多个事
件的运行，并行地执行复杂的过程结构，如循环或任务。举例说明如下：
module inline_tb;
reg [7:0] data_bus;
initial fork
data_bus= 8’b00;
#10 data_bus = 8’h45;
#20 repeat (10) #10 data_bus = data_bus +1;
#25 repeat (5) # 20 data_bus = data_bus <<1;
#140 data_bua = 8’h0f;
join
endmodule
// 这两个 repeat 开始执行时间不同，但能同时运行。
