DCM 简要使用说明
数字时钟管理模块(Digital Clock Manager,DCM)是 Xilinx 的 FPGA 芯片
及其它器件中经常采用的数字延迟锁相环( DLL,Delay Locked Loop)模块。
在时钟的管理与控制方面,DCM 与 DLL 相比,功能更强大,使用更灵活。
DCM 的功能包括消除时钟的延时、频率的合成、时钟相位的调整等系统方面的
需求。对于 DCM 模块来说,其关键参数为输入时钟频率范围、输出时钟频率
范围、输入/输出时钟允许抖动范围等。DCM 的主要优点在于:
1. 实现零时钟偏移(Skew),消除时钟分配延迟,并实现时钟闭环控制;
2. 时钟可以映射到 PCB 上用于同步外部芯片,可以减少了对外部芯片的要求,
将芯片内外的时钟控制一体化,以利于系统设计
DCM 共由四部分组成,其中最底层仍采用成熟的 DLL 模块;其次分别为
数 字 频 率 合 成 器 ( DFS , Digital Frequency Synthesizer ) 、 数 字 移 相 器
( DPS , Digital Phase Shifter ) 和 数 字 频 谱 扩 展 器 ( DSS , Digital Spread
Spectrum)。 DCM 的功能块和相应的信号示意图如下图所示:
不同的芯片模块的 DCM 输入频率范围是不同的。下面按模块大致介绍一
下 DCM 的各个功能模块:
1)DLL 模块
DLL 主要由一个延时线和控制逻辑组成。延时线对时钟输入端 CLKIN 产
生一个延时,时钟分布网线将该时钟分配到器件内的各个寄存器和时钟反馈端
CLKFB;控制逻辑在反馈时钟到达时采样输入时钟以调整二者之间的偏差,实
现输入和输出的零延时,如下图所示