本文的研究对象为DVB-S2标准LDPC ( Low-Density-Parity-Check)码，
分析了该标准LDPC码的编码特点，研究了LDPC码各译码算法的性能。根据
校验更新算法译码算法分为:BP算法、最小和及其修正算法和折线近似算法;
从更新顺序上分为:并行译码和分层译码等。在硬件实现上，编码器充分利用
FPGA的资源，利用104个具有五级流水线结构的“Parity address和 Parity data
bit计算单元”，832个可以动态配置的双口1x1024 RAM阵列(parity data bits
storage。设计出好的流水线计算结构和RAM动态配置结构以达到资源和吞吐
率的充分优化利用，可以根据code rate来动态配置各个双口RAM资源以提高
每个时钟周期的吞吐率，支持每时钟周期lbt,2bt,4bt,8bt bch数据并行处理，当
时钟频率为100MHz时，吞吐率达到800Mbps
