jpeg2000系统
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2009-07-07
15:13:23
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在编码速度上也有所提高，能够有效提高 JPEG2000 的 EBCOT 核心模块的整体编
码效率。
5.4 每周期编码 2 位的 MQ 编码器硬件实现结果
使用软硬件协同验证方法，验证每周期编码 2 位的 MQ 编码器的硬件实现结构，
软硬件输出结果一致，证明该硬件结构能正确进行
MQ 编码。
针对几幅标准灰度测试图像，利用每周期编码 2 位的 MQ 编码器的硬件加速器
进行编码测试，结果如下：
表 11 每周期编码 2 位的 MQ 编码器硬件的图像测试
Table11 Graphic Encoding Test of The MQ Coder Coding 2 Bits per Cycle
图像 大小 周期数
Lena
512×512 238456
Peppers
512×512 241311
Barbara
720×580 423315
编写 Verilog HDL 代码实现该 MQ 编码器硬件结构，使用 Design Compiler 工具
进行综合，采用
GSMC 0.18um 工艺库，目标频率设定为 150MHz，综合后没有时序
冲突，电路可在此频率下正常工作。综合该
MQ 编码器硬件实现结果为约 50000 门。
将设计在 Xilinx FPGA Virtex2 6000 芯片上实现，实现速度可达 32.5MHz，占 用
FPGA 资源 4966 个 Slice。
5.5 实现结果比较
本文设计并实现了两种适用于通道并行的位平面编码的 MQ 编码器的硬件加速
器：基于
4 级流水的 MQ 编码器的硬件实现结构和每周期编码 2 位的 MQ 编码器的
硬件实现结构。经验证，这两种结构都能有效对通道并行的位平面编码输出进行
MQ 编码，编码速度较快，能充分满足与位平面编码速度平衡。同时，这两种硬件
结构各有优劣。
首先，从编码速度来讲：针对两种结构都进行过测试的两幅标准灰度测试图像
Lena 和 Barbara，结果如表 12 所示。由于采用了流水线结构，多数已有的 MQ 编码
器硬件设计一般都达到
1bit/cycle 的处理能力，本文提出的基于四级流水结构的 MQ
编码器也达到了约 1bit/cycle 的数据处理速度；而每周期编码 2 位的 MQ 编码器结
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