FPGA常见问题解答
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2011-05-29
15:22:35
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1、编译 ModelSim 需要的 Xilinx 库
首先要将安装的 ModelSim 目录下的 ModelSim.ini 属性设置为存档类型（去掉只读）
然后从 DOS 界面到 ISE 安装目录 bin t（如果在 Windows 的环境变量中已经设置过 Xilinx 路径，就不必
了），
运行命令：
(for ISE 6)
compxlib -s mti_se -f all -l all -p e:modeltech_6.0win32 -o e:modeltech_6.0xilinx_libs& (for ISE 6)
-p 指定 modelsim 安装目录
-o 指定编译库输出目录
(for ISE 7)
compxlib -s mti_se -arch all -lib all -l all -p e:modeltech_6.0win32 -dir e:modeltech_6.0xilinx_libs& (for
ISE 7)
-arch : device architecture:spartan2, virtex, etc.
-lib& : library: unisim, smartmodel, etc.
新的版本把原来的-f 拆开成了-arch 和-lib，而-f 则指读取文件，不过也还可以兼容原来的写法的
编译之后，compxlib 会自动修改 modelsim.ini，重新打开 ModelSim，就能看到新的库了
2、ISE 中一些常用的实用功能
镜像：Project --> Take Snapshot，用这个很容易做版本控制；
打包：Project --> Archive，将工程文件夹打包，方便转移与交流
3、门控时钟整理与总结
当综合器出现这样的 Warning 时，即提示发现了门控时钟
WARNING DesignRules:372 - Netcheck: Gated clock. Clock net _n0019 is sourced by& a combinatorial
pin. This is not good design practice. Use the CE pin to& control the loading of data into the flip-flop.
如果一个时钟节点由组合逻辑驱动，那么它就形成了门控时钟了。综合器建议用组合逻辑驱动 CE 引脚。
为什么综合器会出现这样的警告呢？
原来门控时钟容易产生毛刺、增加延时、引起时钟漂移(Clock Skew)，并且还会降低可测性。
门控时钟引起的这些问题怎么解决呢？
用组合逻辑来驱动 CE 端口，而不要驱动 Clock 端口，这样能更好地保持同步。
说了那么多坏处，有没有好处呢？
门控时钟的好处常用在 ASIC 而不是 FPGA 中。在 ASIC 中可以通过门控时钟降低功耗。不过即使是在
ASIC 中，上述的缺点还是存在的，所以必须要小心地设计。
4、JTAG 连接不上
有时候碰到这样的问题：在 iMPACT 中执行 Initialize 命令后出现一连串的 Error，无论如何找不到 FPGA
了。
如果你遇到的问题跟我描述的一样，那么下面的方法可能可以为你解决：
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