同步 FIFO 设计
1．功能定义：
用 16*8 RAM 实现一个同步先进先出（FIFO）队列设计。由写使能端控
制该数据流的写入 FIFO，并由读使能控制 FIFO 中数据的读出。写入和读出的
操作由时钟的上升沿触发。当 FIFO 的数据满和空的时候分别设置相应的高电
平加以指示。
2．顶层信号定义：
信号名称
I/O
功能描述 源/目标 备注
Rst In
全 局 复 位 （ 低 有
效）
管脚
Clk In
全局时钟 管脚 频率 10Mhz;
占空比：50%
Wr_en In
写使能 管脚 高有效
Rd_en In
读使能 管脚 高有效
Data_in[7 ：
0]
In
数据输入端 管脚
Data_out[7
：0]
Out
数据输出端 管脚
Empty Out
空指示信号 管脚 高有效
Full Out
满指示信号 管脚 高有效
3．顶层模块划分及功能实现
该同步 fo 可划分为如下四个模块，如图 1 所示：
① 存储器模块（RAM） ——用于存放及输出数据；
② 读地址模块(rd_addr) ——用于读地址的产生；
③ 写地址模块（wr_addr）——用于写地址的产生
④ 标志模块（'ag_gen） ---- 用于产生 FIFO 当前空满状态。
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