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8、[问]在高速信号链的应用中，对于多 ASIC 都存在模拟地和数字地，究竟是采用地分割，
还是不分割地？既有准则是什么？哪种效果更好？
[答]迄今为止，没有定论。一般情况下你可以查阅芯片的手册。ADI 所有混合芯片的手册中
都是推荐你一种接地的方案，有些是推荐公地、有些是建议隔离地。这取决于芯片设计。
9、[问]何时要考虑线的等长？如果要考虑使用等长线的话，两根信号线之间的长度之差最
大不能超过多少？如何计算？
[答]差分线计算思路：如果你传一个正弦信号，你的长度差等于它传输波长的一半是，相位
差就是 180 度，这时两个信号就完全抵消了。所以这时的长度差是最大值。以此类推，信
号线差值一定要小于这个值。
10、[问]高速中的蛇形走线，适合在那种情况？有什么缺点没，比如对于差分走线，又要求
两组信号是正交的。
[答]蛇形走线，因为应用场合不同而具不同的作用：
（1）如果蛇形走线在计算机板中出现，其主要起到一个滤波电感和阻抗匹配的作用，提高
电路的抗干扰能力。计算机主机板中的蛇形走线，主要用在一些时钟信号中，如
PCI-Clk,AGPCIK,IDE,DIMM 等信号线。
（2）若在一般普通 PCB 板中，除了具有滤波电感的作用外，还可作为收音机天线的电感
线圈等等。如 2.4G 的对讲机中就用作电感。
（3）对一些信号布线长度要求必须严格等长，高速数字 PCB 板的等线长是为了使各信号
的延迟差保持在一个范围内，保证系统在同一周期内读取的数据的有效性（延迟差超过一个
时钟周期时会错读下一周期的数据）。如 INTELHUB 架构中的 HUBLink，一共 13 根，使
用 233MHz 的频率，要求必须严格等长，以消除时滞造成的隐患，绕线是惟一的解决办法。
一般要求延迟差不超过 1/4 时钟周期，单位长度的线延迟差也是固定的，延迟跟线宽、线长、
铜厚、板层结构有关，但线过长会增大分布电容和分布电感，使信号质量有所下降。所以时
钟 IC 引脚一般都接;" 端接，但蛇形走线并非起电感的作用。相反地，电感会使信号中的上
升沿中的高次谐波相移，造成信号质量恶化，所以要求蛇形线间距最少是线宽的两倍。信号
的上升时间越小，就越易受分布电容和分布电感的影响。
（4）蛇形走线在某些特殊的电路中起到一个分布参数的 LC 滤波器的作用。
11、[问]在设计 PCB 时，如何考虑电磁兼容性 EMC/EMI，具体需要考虑哪些方面？采取哪
些措施？
[答]好的 EMI/EMC 设计必须一开始布局时就要考虑到器件的位置, PCB 叠层的安排，重要
联机的走法， 器件的选择等。
例如时钟产生器的位置尽量不要靠近对外的连接器，高速信号尽量走内层并注意特性阻抗匹
配与参考层的连续以减少反射，器件所推的信号之斜率(slew rate)尽量小以减低高频成分，
选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声。
另外，注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗 loop impedance
尽量小)以减少辐射， 还可以用分割地层的方式以控制高频噪声的范围，最后，适当的选择
PCB 与外壳的接地点(chassis ground)。
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