基于Verilog的异步FIFO设计
本设计是基于Verilog的异步FIFO的设计,所需的RAM由IP core例化而来,不是自己设计的,因而时序性要好。同时读写位宽不一样。写位宽为8bit,读位宽为32bit。
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2014-04-03
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