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  • 什么是不恢复余数法~阵列除法器的数学分析(I)

    算器对于CPu的性能有重要影响,除法器是运算器的一个重要组件.除 法器电路常用不恢复余数法,但声称采用了不恢复余数法的各种电路采用的算法却 有明显区别.后续文试图对不恢复余数法及不恢复余数阵列除法器电路进行分析. 给出了不恢复余数法的一种数学形式及证明.这种形式经过等效变形后才成为电路 所用的算法,这一点将在后续文中给出.

    2014-08-06
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  • 不恢复余数阵列除法器的FPGA实现

    研究不恢复余数法的算法基础上,阐述以可控加/减法器(CAS)为基本组成单元的阵列除法器的构造原理,并给出一个完整的定点小数补码除法逻辑图,最后提出一种基于现场可编程门阵列(Field.ProgrammableGateArray,简称FPGA)的除法器的硬件实现方法.

    2014-08-06
    50
  • 基于加减交替法除法器的F P G A设计与实现

    设计并实现了一种基于加减交替法的除法电路,着重介绍除法器的工作原理,给出了除法器的电路结构。仿真和实验 结果均表明,该除法器运算快速、准确。FPGA时序分析表明。除法器的工作频率可到85.16MHz。该电路设计简洁、高效,可 应用于嵌入式系统或工业控制中。

    2014-08-06
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  • 基于双比特算法的新型除法器

    A n ov el d iv ider bas ed on dual 2b it alg or ithm and it s V LSI im plemen tati on are pres en ted. C om pared w ith the d iv ider o f MI PS m icr opr ocess or ,it decreas es the av erag e ex ecu ting cy cles by 5215 % wh ile it s max imum delay i s alm os t the s ame and it s tran 2 s i s t or c oun t increas es by 60 %. Fur therm ore ,the s imu lati on resu lt ind icates that the power c onsum pti on decreas es t o 1113 % w ith the s ame pr ocess ing ab ility.

    2014-08-06
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  • 将双比特算法应用到有符号除法器中

    文提出了一种方法,将无符号除法中的双比特算法应用到有符号除法中。与传统的有符号算法相比,此法可以大大 提高计算效率,使我们可以进行高性能 CPU 设计。此设计已经通过了软件仿真。

    2014-08-06
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  • 基于FPGA的大规模查找表设计与实现

    本文介绍了一种用FPGA 控制外部存储器来实现查找表的方法, 结合其工作原理和硬件平台, 重点介绍其软件设计过程, 并 对其中的难点! ! ! FPGA 对FLASH 编程问题进行了详细的阐述。

    2013-11-14
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  • 基于CORDIC算法的复数除法器FPGA实现

    在现代数字信号处理电路设计中, 除法器有着广泛的应用。这里阐述一种复数除法器的设计思想和实现方法, 引入CORDIC 算法到复数的除法运算中, 利用CORDIC 旋转操作来代替乘、加法操作, 然后采用双比特移位操作得到最终运 算结果。经CORDIC 旋转后数据最多只放大2 位位宽, 因此可以减少硬件实现中的器件迭代次数。经过FPGA 验证结果表 明, 整个设计运算速度快、节省器件, 并且计算精度高。

    2013-11-14
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  • 基于FPGA 的CORDIC 算法的改进及实现

    介绍了CORDIC 算法的基本原理,分析了其具体计算方法。针对利用CORDIC 流水线实现 FFT 蝶形运算耗费资源多的问题,依据CORDIC 计算迭代系数的方法改进了CORDIC 流水线的结构形 式,使其适应FFT 算法。选用ALTERA 公司CycloneII 系列的EP2C35F672C6 来实现整个FFT 处理器, 并对设计进行了时序仿真和硬件仿真。通过比较,计算结果与设计基本一致。

    2013-11-14
    49
  • complex devider for hardware

    The purpose of the thesis was to investigate and evaluate existing algorithms for division of complex numbers. The investigation should include implementation of a few suitable algorithms in VHDL. The main application for the divider is compensation for fading in a baseband processor. Since not much public research is done within the area of complex division in hardware, a divider based on real valued division was designed. The design only implements inversion of complex numbers instead of complete division because it is simpler and the application does not need full division, thus the required chip size is reduced. An examination of the different kinds of algorithms that exists for real valued division was done and two of the methods were found suitable for implementation, digit recurrence and functional iteration. From each of the two classes of algorithms one algorithm was chosen and implemented in VHDL. Two different versions of the inverter were designed for each method, one with full throughput and one with half throughput. The implementations show very similar results in terms of speed, size and performance. For most cases however, the digit recurrence implementation has a slight advantage.

    2013-11-14
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  • Complex_Division_with_Prescaling_of_Operands

    On adapte l’algorithme de division it´erative de base r `a la division complexe. Par une mise `a l’´echelle pr´eliminaire des op´erandes, on fait en sorte que le choix, `a chaque it´eration, des chiffres de quotient soit ´el´ementaire. Ceci conduit `a des implantations mat´erielles simples, et permet de fournir des divisions avec arrondi correct. Pour permettre la r´ealisation des tables n´ecessit´ees par la mise `a l’´echelle pour les it´erations de base sup´erieure `a 4, on adapte la m´ethode des tables bipartites aux fonctions `a plusieurs op´erandes.

    2013-11-14
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