下载频道  >  秋叶夏风的资源
  • FPGA直接驱动LCD_12864

    FPGA直接驱动LCD_12864程序,使用Verilog HDL语言编写,带中文字库的128X64 是一种具有4 位/8 位并行、2 线或3 线串行多种接口方式,内部含有国标一级、二级简体 中文字库的点阵图形液晶显示模块;其显示分辨率为128×64, 内置8192 个16*16 点汉字,和128 个16*8 点ASCII 字符集

    2020-12-10
    27
  • eetop.vn_vcs.zip

    Synopsys 家的VCS工具,VCS是编译型Verilog模拟器,它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有行业中较高的模拟性能,其出色的内存管理能力足以支持千万门级的ASIC设计,而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。本资源是官方的手册,一共2106页.

    2020-09-09
    20
  • victor_keyboard.exe

    本程序通过autohotkey语言,实现了将colmak键盘布局的替换,随用随开,打包好的程序具有良好的可移植性.需要源码,可以在文章https://victorfengming.gitee.io/2020/01/10/colmak/中查看

    2020-01-13
    10
  • PyCharm设置

    本资源为PyCharm的设置文件,界面和一些快捷键已经设置好了,例如Ctrl+滚轮可以进行字体大小的缩放

    2019-07-16
    22
  • 开发板EP4CE10F17C8技术手册.zip

    本资源为Alter 公司的Cyclone IV E 系列的芯片EP4CE10F17C8的技术手册

    2019-07-12
    50
  • 基于FPGA的uart接口电路设计verilog实现

    通用串口是远程通信接口,在数字系统中使用很普遍,是一个很重要的部件本设计使用了Verilog HDL语言描述硬件功能,利用Quartus II 13.0在FPGA 芯片上综合描述,利用模块化设计方法设计 UART(通用异步收发器)的各个模块。其中包括波特率控制、SRAM存储、UART数据接收器、UART数据发送器、数码管显示,本设计采用外部时钟50MHZ,波特率4800和9600可设定。资源中附有代码和quartusII的工程文件,由于作者水平有限,若有不足之处欢迎指正。

    2019-07-12
    46
  • 基于FPGA的8b10b编解码verilog实现

    本设计是采用EDA技术设计的一种8B /10B 编解码电路,实现了在高速的串行数据传输中的直流平衡。利用verilog HDL 逻辑设计语言,经过modelsim、quartus II的仿真和下载验证,实现其编码和解码的功能。 该编解码电路设计大体上可以由五个模块构成,分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。 采用Verilog HDL 描述、modelsim 10.2a 进行功能仿真、Quartus II 13.1 进行FPGA逻辑综合和适配下载,最后在Alter 公司的Cyclone IV E 的芯片EP4CE6F17C8 上实现并完成测试。 资源包中附有quartusII 的项目文件和代码,直接打开即可使用。

    2019-07-12
    42
  • 基于51单片机的交通灯控制系统设计.pdf

    本文档为基于51单片机的交通灯控制系统设计报告,本人原创,需要的同学可以下载参考,相互交流学习,由于作者水平有限,若有不足之处欢迎指正。

    2019-07-12
    48
  • 领英

    绑定领英第三方账户获取
  • GitHub

    绑定GitHub第三方账户获取
  • 分享达人

    成功上传6个资源即可获取
关注 私信 TA的资源