digital_stopwatch.zip

基于FPGA设计一个数字跑表，具有复位、暂停、秒表等功能。包含完整工程，目录下DOC文件夹内有该工程详细介绍。代码简洁，注释详尽。经测试使用，功能完好，性能优良。

tcpip_stack_v1_2.zip

开发环境：ISE14.7 ，win7 X64 台式机，采用具备phy接口芯片的黑金开发板AX516，高速网线一根。 测试工具：网络调试助手NetAssist.exe 、TCP&UDP测试工具 、WireShark软件 版本说明：实现ARP、ICMP、UDP、TCP、IP和MAC全过程的传输，对TCP的连接、接收、发送、断开均经过测试，功能正常。

tcpip_stack_v1.zip

tcpip_stack_v1：这个版本完成了UDP的接收和发送，实现接收到UDP数据后，每隔1S，回传一次接收的数据。其中，添加了UDP校验和。加入了ARP应答功能。给出了ICMP和TCP功能接口。 代码完整，可直接下载使用，文中注释详细，并完全给出开发设计过程调试文档，见本人相关博客，具有很高的参考价值。

简单乘法器和除法器的FPGA设计

乘法器的设计思想，其实就是把乘法还原成加法来实现。注意一点，就是进入乘法器的数据和结果数据，要在正确的时间提取。乘法不能过快，要慢于计算周期。简单除法的思想，就是将除法，还原为减法的过程。

奇数分频FPGA设计完整Verilog程序

奇数分频FPGA设计.利用主时钟的上升沿和下降沿分别产生6分频的时钟clk_1to3P和clk_1to3N，该时钟占空比为1/3，即高电平1个周期，电平2个周期。再利用两个时钟的高电平交叉部分刚好=1.5倍源时钟，“异或”后，得到3分频的时钟clk_out，即1.5倍的高电平和1.5倍的低电平。以及5分频的拓展通用设计

微机电子琴汇编源码+详细说明

功能说明，按下ESC时，退出程序；按下q时，关闭声音。程序实现了按键 1,2,3,4,5,6,7 时，发出7个不同的音，可以配合简谱“弹”一首《两只老虎》哦，大家快来感受一下吧~

千兆UDP的Verilog实现源码

该源码包含详细注释，并附上全部设计测试记录，在本人的博文中也有介绍，欢迎需要的朋友下载，并希望能多多交流，分享，一起学习、探讨！

基于ISE14.7中的RAM模块IP核，采用Verilog，全面了解RAM工作原理

1,实现双口RAM，完全掌握调用IP核的流程; 2,深入了解RAM，模拟1450字节数据，然后写入RAM，完成测试； 3,完成RAM读写测试，数据“顺序”输出。

Android 编译环境的搭建

Android 编译环境的搭建,从安装虚拟机到编译成功，详细过程，多次验证，心得总结记录，具有很高的参考价值，希望对你有所帮组

STM32F10XXX使用手册

机会难得 ,想学嵌入式的同学快来看看，对你的学习、开发很有帮助