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  • 利用vhdl语言实现3-8译码器

    练习用VHDL设计逻辑,并设计一个3-8译码器,对其进行时序仿真

    2008-12-02
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  • 练习基于FPGA的算术运算逻辑设计和仿真

    1、利用QuartusII的"MegaWizard Plug-In Manager", 设计输入数据宽度是4bit的ADD、SUB、MULT、DIVIDE、COMPARE 把它们作为一个project,DEVICE选用EPF10K70RC240-4,对它们进行 时序仿真, 2、利用QuartusII的"MegaWizard Plug-In Manager"中的LPM_COUNTER, 设计一个20bit的up_only COUNTER, 要求该COUNTER在FE0FA和FFFFF之间自动循环计数; 分析该COUNTER在EPM7128SLC84-7、EPM7128SLC84-10、和EPF10K70RC240-2、 EPF10K70RC240-4几种芯片中的最大工作频率; (仅EPF10K70RC240-4芯片,最大允许Clock频率下)。

    2008-12-02
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