扩频时钟

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扩频时钟

: SiTime 扩频时钟振荡器-综合文档 SiTime 扩频时钟振荡器
评级：0 浏览量：87 收藏量：0 资源大小：196KB 上传时间：2021-05-14

: Cypress可编程扩频时钟振荡器由于在该器件中集成了频率合成以及扩频时钟功能，因此CY25701能够在采用板载晶体的情况下高效运行。借助该款器件，设计者就可以摆脱不易使用的高次晶体或晶体振荡器 —— 从而节省时间、费用和板上空间。此外，此...
评级：0 浏览量：112 收藏量：0 资源大小：53KB 上传时间：2020-12-10

: Precision Devices推出扩频时钟振荡器SSOC5和SSOC7系列 Precision Devices公司推出两个扩频时钟振荡器产品，SSOC5和SSOC7。新SSOC5 和SSOC7提供了一种降低时钟振荡器的系统源电磁干扰（EMI）的高效且经济的方法。相对于固定晶体振荡器，SSOC5 和SSOC7的调制输出频率使EMI...
评级：0 浏览量：57 收藏量：0 资源大小：51KB 上传时间：2021-01-20

: 基于DP标准发射端扩频时钟发生器电路设计在优化各模块电路性能及相关参数，综合考虑电路功耗、性能等方面因素的基础上，设计符合DisplayPort接口标准的发射端扩频时钟发生器。通过整体的电路级仿真验证，表明该设计达到了降低电磁干扰的目的。
评级：0 浏览量：54 收藏量：0 资源大小：839KB 上传时间：2021-04-16

: 富士施乐选择赛普拉斯的4-PLL扩频时钟发生器 Ltd.) 已选择赛普拉斯的扩频时钟发生器 4-PLL CY2545用于其具备打印、复印、扫描以及传真等多功能的设备。该 4-PLL CY2545 时钟发生器利用扩频锁相环 (PLL) 技术以降低富士施乐的 ApeosPort-III 及 DocuCentre-III ...
评级：0 浏览量：114 收藏量：0 资源大小：60KB 上传时间：2020-11-19

: 利用扩频时钟降低电磁干扰作为工程师来说，您知道消费类电子设备的操作速度有多快，它们每秒又能执行多少任务吗？这些设备的高速操作带来了许多乐趣，使直观的触控手机和视频直播以及许多实际的应用都成为了可能，例如为网络和通信设备驱动...
评级：0 浏览量：62 收藏量：0 资源大小：193KB 上传时间：2020-10-18

: 行业分类-设备装置-扩频时钟系统中带电源调制的同步时钟调制的设备和方法.zip 行业分类-设备装置-扩频时钟系统中带电源调制的同步时钟调制的设备和方法.zip
评级：0 浏览量：49 收藏量：0 资源大小：492KB 上传时间：2021-09-01

: 基于DP标准的扩频时钟发生器系统参数研究针对DP（DisplayPort）接口标准，结合锁相环电路系统参数对稳定时间和噪声等方面的影响，研究系统参数值的选取，给出一组性能较优的参数值，采用该组参数可为电荷泵和压控振荡器提供稳定的电流和电压。...
评级：0 浏览量：39 收藏量：0 资源大小：804KB 上传时间：2021-04-16

: 1０ＧＨｚ扩频时钟发生器的设计 1０ＧＨｚ扩频时钟发生器的设计
评级：0 浏览量：50 收藏量：0 资源大小：282KB 上传时间：2021-02-07

: 电子测量中的基于DP标准发射端扩频时钟发生器电路设计引言　DP(DisplayPort)接口标准旨在寻求代替计算机的数字视频接口DVI、...时钟不是分离的，而是内置于Lanes。传输命令和控制的辅助数据通道是双向的，最高传输比特率可达1 Mb／s。DP支持的最大传输距离为15 m，而其工
评级：0 浏览量：79 收藏量：0 资源大小：279KB 上传时间：2020-11-09

: 电子测量中的Precision Devices推出扩频时钟振荡器SSOC5和SSOC7系列 Precision Devices公司推出两个最新扩频时钟振荡器产品，SSOC5和SSOC7。新SSOC5 和SSOC7提供了一种降低时钟振荡器的系统源电磁干扰（EMI）的高效且经济的方法。相对于固定晶体振荡器，SSOC5 和SSOC7的调制输出频率使...
评级：0 浏览量：82 收藏量：0 资源大小：49KB 上传时间：2020-11-12

: 行业-电子政务-扩频时钟生成电路及其控制方法.zip 行业-电子政务-扩频时钟生成电路及其控制方法.zip
评级：5 浏览量：46 收藏量：0 资源大小：1.32MB 上传时间：2021-11-21

: 嵌入式系统/ARM技术中的赛普拉斯推出具有嵌入式晶体的可编程扩频时钟振荡器赛普拉斯半导体公司于近日推出一款新型封装，用于其内置一个高精度基准晶体的CY25701可编程扩频晶体振荡器（SSXO）。目前，Cypress公司为该器件提供了一种业界标准的5.0×3.2mm陶瓷LCC封装（CY25701LXC），是此类...
评级：0 浏览量：69 收藏量：0 资源大小：49KB 上传时间：2020-12-09

: 行业-电子-扩频时钟产生电路、抖动产生电路和半导体器件的说明分析.rar 行业-电子-扩频时钟产生电路、抖动产生电路和半导体器件的说明分析.rar
评级：5 浏览量：41 收藏量：0 资源大小：3.87MB 上传时间：2021-09-25

: 基于时钟扩频技术改善车载终端中频辐射骚扰为了解决接地、滤波和屏蔽等传统的电磁兼容处理措施的不足，采用扩频技术对系统时钟波形进行调制，通过产生一个具有边带谐波的频谱，将已有的窄带时钟调制到更宽的频谱，同时降低基频和谐波的峰值频谱能量。...
评级：0 浏览量：45 收藏量：0 资源大小：828KB 上传时间：2021-01-27

: FPGA/ASIC+SSC扩频三角波调制+90度相位差+Verilog模型 SSC扩频时钟，其目的：为了降低与信号基频相关（包含信号本身以及谐波）的EMI（Electromagnetic interference）辐射，以减少系统之间的干扰。该技术广泛用于微处理器、PCIe、USB等高速协议中。 扩频时钟使用调制来...
评级：0 浏览量：46 收藏量：0 资源大小：5KB 上传时间：2024-03-08

: FPGA/ASIC+SSC扩频三角波调制+270度相位差+Verilog模型 SSC扩频时钟，其目的：为了降低与信号基频相关的EMI辐射，虽然整体能量不变，但峰值功率降低。峰值能量色散量取决于调制带宽、扩频深度和扩频曲线。由此产生的SSC调制载波信号最终的抖动比未调制载波信号高得多。最...
评级：0 浏览量：26 收藏量：1 资源大小：4KB 上传时间：2024-03-08

: FPGA/ASIC+SSC扩频三角波调制+180度相位差+Verilog模型 SSC扩频时钟，其目的：为了降低与信号基频相关（包含信号本身以及谐波）的EMI（Electromagnetic interference）辐射，以减少系统之间的干扰。扩频时钟使用调制来实现频谱功率的扩展。载波信号通常是高频时钟信号，与...
评级：0 浏览量：21 收藏量：0 资源大小：4KB 上传时间：2024-03-08

: 用扩频调制实现多相振荡器用扩频调制实现多相振荡器解放军电子工程学院306室马国胜解放军炮兵学院无人机教研室杨鹭怡引言凌特公司新推出的LTC6902是一款可提供多达四个...LTC6902广泛应用在开关电源参考时钟，便携式的电池供电设备，蜂窝电
评级：0 浏览量：78 收藏量：0 资源大小：97KB 上传时间：2021-01-19

: FPGA/ASIC+SSC扩频三角波调制+90度相位差+600pp随机抖动+Verilog模型今天，提出并实践了一种基于verilog/systemverilog编程语言的SSC 建模模型方法，及如何产生90度相位差的思路。另外，还实现了600ppm 随机...还总结了如何提高建模精度的一些注意点，目的方便大家对ssc 调制时钟的理解。
评级：0 浏览量：48 收藏量：0 资源大小：5KB 上传时间：2024-03-12

: DS1091L ：低成本的时钟发生器　●扩频时钟输出介于130kHz至66.6MHz 　●-40°C至+125°C的工作温度范围　●在整个温度和电压范围内精度保证在±1.75% 　●工厂预设输出　●中心抖动(DS1091LA)或降频抖动(DS1091LB)扩频输出　●引脚可选...
评级：0 浏览量：79 收藏量：0 资源大小：51KB 上传时间：2020-11-03

: 基于FPGA的扩频测距快速捕获仿真研究本文采用FFT代替自相关函数计算扩频系统中的码片偏移可节省硬件计算时间。经过硬件的优化设计与仿真，在Altera Straix II系列FPGA上，时钟频率达到109．1 MHz，捕获时间和计算时间大约在2μs，捕获时间提高。
评级：0 浏览量：69 收藏量：0 资源大小：65KB 上传时间：2020-08-07

: FPGA/ASIC+SSC扩频正弦波调制+270度相位差+Verilog模型波形调制，ssc扩频时钟设计，编写了一种基于verilog/systemverilog编程语言的SSC 正弦波建模模型方法，及如何产生270度相位差的思路。
评级：0 浏览量：69 收藏量：0 资源大小：2KB 上传时间：2024-03-09

: 基于双时钟的无滤波器数字D类音频放大器的扩频调制方法提出了一种基于双时钟的扩频调制方法，解决了无滤波器数字D类音频放大器电磁干扰大的问题。此方法可用于统一脉冲宽度调制（UPWM）类型的无滤波器数字D类音频放大器。对于此方法，UPWM信号的两个不同的脉冲重复频率...
评级：0 浏览量：86 收藏量：0 资源大小：594KB 上传时间：2021-04-01

: 德州仪器CDCD5704时钟发生器用于存储器时钟 TI(德州仪器)日前发布的CDCD5704时钟发生器可借助带或不带扩频调制功能的参考时钟输入，提供支持XDR存储器子系统与Redwood逻辑接口所必需的时钟信号。CDCD5704采用28引脚TSSOP封装，其中包含4个差动时钟输出，能够为...
评级：0 浏览量：151 收藏量：0 资源大小：51KB 上传时间：2020-11-27

: FPGA/ASIC+SSC扩频正弦波调制+180度相位差+Verilog模型编写了一种基于verilog/systemverilog编程语言的SSC 正弦波建模模型方法，及如何产生180度相位差的思路。
评级：0 浏览量：23 收藏量：0 资源大小：2KB 上传时间：2024-03-09

: 通信与网络中的一种长周期扩频码设计在这些序列中，P码的性能优秀，码周期最长，在10．23 MHz的时钟速率下，码时间周期大约为266天。本文在研究P码原理的基础上，提出了一种周期更长，保密性能好，可用于战时卫星测控通信的伪随机序列产生方法。　1 ...
评级：0 浏览量：128 收藏量：3 资源大小：180KB 上传时间：2020-11-06

: 硅扩频振荡器在汽车电子中的应用摘要：数字电子系统使我们的生活丰富多彩，但数字时钟信号也扮演着“反面角色”，即传导噪声源(通过电缆)或电磁辐射干扰(EMI)。由于潜在的噪声问题，电子产品需要经过相关标准的测试，以确保符合EMI标准。汽车电子...
评级：0 浏览量：40 收藏量：0 资源大小：207KB 上传时间：2021-01-19

: 避免噪声在物联网系统的扩频功率控制物联网(IOT)设备的一个关键特性是其在低功耗无线链路传送数据的能力。需要被发送和接收的数据的敏感性质意味着措施需要采取以固定链路。以及使用加密通信，窃听的风险... 　虽然这是可以调整的时钟源，使得内部干扰避
评级：0 浏览量：53 收藏量：0 资源大小：165KB 上传时间：2021-01-19

: TI推出1.8V可编程VCXO 3-PLL时钟合成器CDCE937/CDCEL937 德州仪器（TI）推出1.8V 可...另外，这两种合成器还具有扩频时钟及片上 EEPROM 和通过 SDA/SCL 进行系统内热编程的特点。对于数字媒体系统、流媒体、GPS 接收机、便携式媒体以及DSP/OMAP/DaVinci媒体处理器应用而言，这
评级：0 浏览量：105 收藏量：0 资源大小：56KB 上传时间：2020-11-18

: Cardinal Components公司推出降低EMI的扩频振荡器 CSSC可编程的扩频振荡器为一数字时钟振荡器，比通常的时钟发生器更能降低产品的EMI输出，非常适合应用于复印机、LAN、打印机、扫描仪和工业自动化中。该款产品的性能包括：频率范围为1.5至200MHz，中心扩展范围为...
评级：0 浏览量：49 收藏量：0 资源大小：34KB 上传时间：2021-01-20

: FPGA/ASIC+SSC扩频三角波调制+180度相位差+600pp随机抖动+Verilog模型今天，提出并实践了一种基于verilog/systemverilog编程语言的SSC 建模模型方法，及如何产生180度相位差的思路。另外，还实现了600ppm ...还总结了如何提高建模精度的一些注意点，目的方便大家对ssc 调制时钟的理解。
评级：0 浏览量：9 收藏量：0 资源大小：5KB 上传时间：2024-03-12

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评级：0 浏览量：49 收藏量：0 资源大小：33KB 上传时间：2020-11-11

: IDT 可编程多锁相环时钟生成器新 IDT近日推出可编程多锁相环时钟生成器新系列。该产品弥补了基于EEPROM平台的前期IDT...两组内部PLL均包括了可选扩频调制器。该特征用于最大程度上降低产生于时钟信号的EMI以及迎合系统调整设计的需求。此外，每路PLL均
评级：0 浏览量：139 收藏量：0 资源大小：44KB 上传时间：2020-12-09

: FPGA/ASIC+SSC扩频正弦波调制+90度相位差+Verilog模型编写了一种基于verilog/systemverilog编程语言的SSC 正弦波建模模型方法，及如何产生90度相位差的思路。
评级：0 浏览量：21 收藏量：0 资源大小：2KB 上传时间：2024-03-09

: 赛普拉斯推出新型PREMIS 4-PLL时钟芯片CY25400 赛普拉斯半导体公司公布了其PREMIS（峰值抑制EMI解决方案）扩频定时解决方案家族的最新成员。新型的CY25400是业界首个4-PLL（锁相环）定时器件，配有用于抑制电磁辐射（EMI）的双扩频PLL。该新型器件可替代过去通常...
评级：0 浏览量：262 收藏量：0 资源大小：58KB 上传时间：2020-11-30

: systemverilog_ssc_clk_generated.sv SSC时钟扩频调制技术广泛用于高速通信协议中，本文基于systemverilog语言，采用高速协议中普遍使用的三角波-向下展频方式，编写验证模型，并可VCS/Verdi 仿真和波形查阅。
评级：5 浏览量：635 收藏量：1 资源大小：3KB 上传时间：2021-12-24

: 汽车电子中的硅扩频振荡器在汽车电子中的应用摘要：数字电子系统使我们的生活丰富多彩，但数字时钟信号也扮演着“反面角色”，即传导噪声源(通过电缆)或电磁辐射干扰(EMI)。由于潜在的噪声问题，电子产品需要经过相关标准的测试，以确保符合EMI标准。汽车电子...
评级：0 浏览量：54 收藏量：0 资源大小：244KB 上传时间：2020-11-18

: TI可实时编程的高稳定性时钟乘法器德州仪器 (TI) 宣布推出一款可编程时钟乘法器，可提供 60 psec 的低抖动与系统内扩频调整，不仅可进一步提升性能并简化开发过程，而且还能够显著节约消费类应用的成本。设计人员能够对器件的 3 个电路内锁相环 (PLL)...
评级：0 浏览量：97 收藏量：0 资源大小：62KB 上传时间：2020-12-10

: 系统全局时钟控制模块的verilog实现利用verilog编写系统时钟模块，调用dll的IP核，将输入50MHz的系统时钟信号分频或扩频成所需要的24MHz和100MHz信号，简单易行，亲测可用
评级：0 浏览量：751 收藏量：3 资源大小：3.3MB 上传时间：2018-07-09

: 基于伪码捕获的扩频信号收发端matlab程序基于伪码捕获的扩频信号收发端matlab程序，IQ两路信号、时钟建立、调制解调、扩频、解扩、滤波、fft变换
评级：2 浏览量：665 收藏量：6 资源大小：208KB 上传时间：2014-09-03

: 直接序列扩频信号快速捕获 (2005年) 提出一种新的基于频域并行搜捕法的改进型快捕电路结构。...整个快捕电路由一块FPGAXC2V3000-5实现，工作时钟为29ns，精度为1/4码片情况下，伪码捕获仅需4.145ms。仿真和测试结果验证了设计的正确性。
评级：0 浏览量：73 收藏量：0 资源大小：3.32MB 上传时间：2021-05-12

: 实验代码.zip_GPS 扩频码相位_GPS信号捕获_GPS接收机偏差_clock drift_时间距离域由于卫星与用户接收机二者的连线方向上存在相对运动，因此引起了载波和伪码的多普勒效应，再加上接收机晶体震荡频率漂移和卫星时钟频漂等原因。接收机实际接收到的卫星载波中心频率一般不再等于信号被发射时的标称...
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: 扩频通信清华出版社扩频码的同步是指到达接收机的扩频编码信号与本地参考扩频信号在码的图案位置和码时钟速率在时间上都是准确一致的，如果不一致就有了同步的不确定性。本章的重点就是要讨论实现扩频码同步的捕获方法，这是扩频通信...
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: 硅扩频振荡器在汽车电子产品上的应用数字电子系统使我们的生活丰富多彩，但数字时钟信号也扮演着“反面角色”，即传导噪声源（通过电缆）或电磁辐射干扰（EMI）。由于潜在的噪声问题，电子产品需要经过相关标准的测试，以确保符合EMI标准。汽车电子产品...
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