同步电路设计规范

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同步电路设计规范

: 同步电路设计规范（华为）.pdf 同步电路设计规范（华为）pdf,同步电路设计规范（华为）
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: sync-models:用于创建异步电路的同步模型和行为规范的工具该模型可用作常规（同步）仿真和形式验证中异步电路的直接替代品，使用户能够利用现有（同步）工具，设计流程，形式主义和知识来仿真和验证异步电路。生成的电路与输入电路具有相同的接口，但增加了clk和reset...
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: Verilog语法规范1 2、不使用延时语句 3、不使用循环次数不确定的语句，如：forever，while等 4、尽量采用同步方式设计电路 5、尽量采用行为语句完成设计 6、alway
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