module _2_4(out,en,in);//2-4ÒëÂëÆ÷
input [1:0] in;
input en;
output [3:0] out;
reg [3:0] out;
always @ (en or in)
begin
if(en==1)
case(in[1:0])
2'b00: out[3:0] = 4'b0010;
2'b01: out[3:0] = 4'b0001;
2'b10: out[3:0] = 4'b0100;
2'b11: out[3:0] = 4'b1000;
endcase
else
out=4'b0000;
end
endmodule
module tb1();//2-4ÒëÂëÆ÷²âÊÔ
reg [1:0] i;
reg e;
wire [3:0] o;
initial
begin
i[1:0]=2'b00;
e=1;
end
always #300 e=~e;
always #15 i=2'b01;
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