基于FPGA和GigE Vision的图像采集系统_徐峰

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数字图像的高速采集是后续图像处理的前提。设训` 摹于F P G A 和gige Vision 的图像采集系统。 采用千兆以太网相机,由N IO S软核处理网络协议, 配合定制的D M A 进行图像采集, 通过P PI 接n 与D S P交换图像数据。详细介绍了系统各功能模块的设计。实验表明, 该设计方案在具有软件灵活性的同时获得了高速的性能, 为D SP 后续处理减轻了负荷
第30卷 仪器仪表 报 互联式总线接凵,主要用于多节点的互联:而4图像采集模块 Avalon -ST接口是种单向点对点的接口,主要用 于单向高速数据流的传输。在设计中,可以针对 本文采用的干兆以太网相机型号为 不同需求将二者结合起来使州,以提高设计性能。MVC930 DAM-GE30,幅面1024×1024,采样位数 本文设计了 avalon2 D DMA MM2ST模块10bi,最扃帧率30fp,黑自相机。PHY芯片为 (下文简称MMST)和Aaon2 D DMA ST2MMM88E11RCJ。MAC芯片为AX88,支持 模块(下文简称ST2MM),模块接口及內部崙存器 1000bps全双T,带有32KB的接收缓冲区和 如图4所示。在MM2ST模块中,山 Ayalon-MM 8KB的发送缓冲区在本系统中AX880工作在 32位方式,由FPGA提供100MHz的主端口吋钟 Master端口从存储器读取数据, Avalon-st Source (HCLK)。AX88180作为从设备挂在 Avalon总线 端口连接下游模块的Sik端口。当控制寄存器上,NosⅡ软核和 Camera dMA模块作为主设备 Starttransfer有效吋启动次DMA传输。在S2MM都可以访问AX8180。 模块巾, Avalon-st sink端口接收上游模块 Source GVCP 端口的数捃,通过 Avalon -MM Master端口向存储 CommandType DataLength PacketID Data d Bites 2 rtes N Bytes 器写数据。··旦ST总线中的 Startofpacket信号有 效,即启动一次DMA传输。通过 Avalon-MM Slave GVSP Image Seq Num SubFrame SubFrame Image Data 端口来访问内部控制、状态寄存器。笱存器Done 4 vtes 丶 Bytes 标志木次DMA传输完毕,寄存器 Statu标志DMA 图5GVCP、GSP协议的帧格式 的当前状态(空闲/传输)。将上述两模块的 GigE Vision标准基于 UDP/IP协议,其应用层 Avalon-ST端口自接对接,即构成一个具有两个协议为GVCP和GⅤsP协议,帧格式如图5所示 Avalon-MM Master端口的DMA,可将数据从一块GCP协议用于相机的配置,以及保证传输的可靠 存储器地址搬移到另一块地址 性。GVSP协议用于传输图像数据"。 如果将网络协议处理部分川硬件逻辑实现,设 计较为复杂,需要消耗较多的逻辑资源并且缺乏灵 reNata 活性。如果仅采用NIOSⅡ!处理器来搬移图像数据 1r'Jrdataalid Avalon MM Read Mastr 软件处理速度有限,达到的最恢率<2fps。因此本 address pady 系统采用了NOSI+定制DMA的方式米实现高速 Ovules )IM 图像采集。 Avalon2 D DMA MMZST模块 NOSI软核通过GVCP包对相机进行配置(包 括采集模式、增益、图像尺刂等),并配合 Camera arietta tieta DMA完成图像数据的接收。相机被配置为将图像 startofparket Write Maste salid 按行打包(比如一个GⅤSP包中包含4行像素), Avalon 3) 以便」 Camera dma搬移。NOSⅢl内软供处理主 vn)ST2W恢块 要流程如图6所示。相机配置流程主要为:首先发 图4二维DMA模块框图 送广播包搜索相机;相机应答之后,设置相机的IP 地址;在确认迕接正常后,设置相机参数:然后触 标准的接凵方式使得木文设计的二继DMA在 ∧ valon的系统互联结构( System Interconnect 发相札采集图像。处理接收到的数据包时,根据 Fabric)下可以与其他 Avalon接凵的模块方便地连UDP源端囗号来风分GVCP包和GVsP包。当获 按。在下文所述的图像采集模块、PI模块和VGA得包含图像数据的GVSP包时,启动 Camera dma 显示模块巾都采用了上述二维DMA。 搬移图像数据。 154 ?1994-2017ChinaAcademicJournalElectronicPublishingIlouse.Allrightsreservedhttp://www.cnki.net 第6期增刊 徐峰等:基」FPGA和 GigE vision的图像采集系统 相机的采样位数为10bit,GVsP包屮每l6bit Hr)11 中行放个像素。本系统前只需要8bit精度,故 DMA MRST FIFO 在读取像素时截取&bit。为了提高带宽,AX88180 HitCut forLi 工作在32bt方式。在GⅤSP包中,第一个像素出 现在以太树呶的第43、44个字节(41、42宁节 SubFrameSeqNum,表示该GⅤSP包是该幅图像中 的第几个数据包)然而由于AX88180以32位访问, NOSI在获取 Sub Frameseqnum时读走了第41-44 这四个字节,故山 NIoS II将第个像素与入 A ralon-MM faster Pon Avalon-ST Scure Port 32bi山aa SDRAM(假设写入地址为 Frame base,按字对齐)。 A\ -MM Slave Ptn k A\ulun-ST Sink Port I 6bi1 dat 搜索祁机 获取UDP源端口号 图7 Camera dma模块结构框图 PPI模块 设置相机IP地址 去GvSP包头 Black Fin处理器提供了16位的并行外围接口 ( Parallel Peripheral Interface,PPl),用于与外设之 将数据复制到 确认连接状态 GvCP缓冲区 写入此第1 间进行半双T高速数据传输。 Black Fin内部的 个像素点 DMA可以直接通过PPI接口与FPGA交换数据。 启动DM移 配置秤根据 该帧图像数据 为了节约FPGA的IO管脚,本系统只使用一个PPI 设置相机参数 相机回应处理 接口。从FPGA读取图像时,FPGA端PPI接口配 置为发送,DSP端PP接口配置为接收;向FPGA 写入图像时,配首相反。 BlackFin端的PP|CLK时 触发相机采集 返回 钟由FPGA提供,使用PPFS作为帧起始信号。 (a)相机配置流程 (b)数据包处理流程 FPGA内PPI模块的结构框图如图8所示。采 用上文所述的MM2ST模块从 SDRAM读取一块矩 图6NOS软件处理流和 形区域内的图像数据,转换成ST总线数据流,经 剩余的像素巾 Camera dma写入,其结构框图FlFO缓冲后,由ST2P模块将ST接口转换成PPl 如图7所小。山普通DMA的 Avalon- MM Master接口。图像写入过程与之类似。ST2 PPI/PP!2ST模 端凵从固定地址(AX88180接收缓冲区某址)以32块内部寄有器有3个: Length奇器为此次传输的 位宽度读取数据,一次读取2个像素。截取像素字节总数,Done寄存器标志此次传输是含完毕, 为8bit(2个像素]6bit)后,送入FlFO缓冲,经 ERROR寄存器标志此次传输过程中是告发生∫错 过字对齐调整,山ST2MM模块将图像数採写入误 SDRAM。山于 SDRAM为l6bit宽,因而这甲的 STaPP S2MM模块数据宽度也为16bit,以充分利用 SDRAM带宽。FIFO过來的第一个16bit数据,包 含的是此帧第2、3个像素(对应的写入地址为 20 IMA ST261 Ft口 PPIZST Framebase+1和 frame base+2),而DMA写入模块 应当把第3,4像素16bit对齐'与入 SDRAM(向 Framebase+2地址次写16bit),故设计 WordAlign模块完成字村齐调整。通过 Avalon-MM Avalon- MIM Maser Port serI Avalon-ST Souree Port save端口, NIOS II软核可以访问 Camera dMA內 Asalan-AtN Slve Pot K Avalon- ST Sink pon 邙的搾制、状态寄存器。 图8P模块结构柱图 ?1994-2017ChinaAcademicJournalElectronicPublishingIlouse.Allrightsreservedhttp://www.cnki.net 第30卷 仪器仪表学报 ST接口是带有流控制的,传输过稞中数据流可传输份额( shares)分别设置为1、60、40、40和 以停止;而PPI接∏不带沇控制,传输过程中数据80。 流不能够中断。在ST2P模块中,监测一次传输 在 SDRAM中分配四块图像缓冲区分别用于图 中ST总线的 valid信号是否出现无效,如果岀现无像采集、PPI发送、PPI接收和GA显示。图像采 效表岄前级FlFO曾被读空( Avalon-MM端米不及集速率为15帧/秒,将采集到的局部图像经PPI接 从 SDRAM读取数据),PPI数据流闪此发生错误,口发送给DSP,并接收DSP发米的数据,再交给 置 ERROR寄存器为有效。在PPI2ST模块中,监测VGA显小。在ⅤGA显小器上订以看到连线的采集 次传输中ST总线的 ready信号是否出现无效,如画面,图像以15帧/秒切换,VGA刷新率60Hz。 果出现无效衣明前级 FIFO曾经过满( Avalon-MM系统屮三个模块并行L作,运行稳定,无数据断流 端米不及向SDR∧M写入数据),造成PP填入数发生。 据丢失,置 ERROR寄存器为有效。只要合理设置 系统屮各模块上端∏的传输份额( shares)以及FIFO8结论 的大小,町可以保证PP止确传输。 本文设计了基于FPGA和 gigE vision的图像 6VGA显示模块 采集系统。采川NOSI软核处理GigEⅥsion协议 配合定制的 Camera dma模块搬移图像数据,在 木文采用 Altera IP库中提供的 Video sync具有软件灵活性的同时获得了高速的图像采集性 Generator模块来广生1280×102460Hz的GA时能。通过PPI模块,FPGA可以与DSP交互任意 序。采用MM2ST模块作为 VGA DMA。 块风域内的图像数据,实现了图像的高速传输。通 VGA要正常显示,必须保证提供给 Video Sync过EMF接口,DSP可以访问、控制FPGA内各功 Generator模块的数据沇不能中断,而 SDRAM被多能模块。由FPGA实现图像采集、显示和传输,各 个模块所共享,因此在 VGA DMA与 Video Sync模块并行运作,大人减轻了DSP的负荷,使其可以 Generator模块之间使用一个深度为1024的FFO作专注J后续图像处理,从而提升了整个系统的处理 数据缓冲。 VGA DMA模块中, X region设置为能力 280, Y region设置为1024。 Starttransfer寄存器被 始终置为有效,一次DMA传输完毕后自动发起下 参考文献 一次传输。修改 Baseaddr寄存器为下一幅图像缓冲 Basler ag, The elements of GigE Vision 区的首地址,即可切换下一帧显小画面 [2] Altera Corporation. Nios II processor reference hand book 7系统实现 [31 Altera Corporation. High-performance EMIF bridge core [4 Llera Corporation. Avalon interface specifications FPGA芯片采用Atea公司 Cyclonell系列的[5]杨露,徐伟俊,陈先峭等 Ayalon总线蜮新接凵标准综 EP2C35F672C6整个系统资游消耗为7488个 Logic 述中集成电路,2007,16(11 Elements(LE),i总资源的23%。共使川29个[6]微视图像MvC930 DAM-GE30CCD数字摄像机硬件 M4K块,总资漂的28%系统时钟为100MHz 使用说叨书V50b. Ⅴ deo Sync generator时钟为108MHz,PP时钟为171 Asix Electronics Corporation. High- performance non-PC 异步时钟域之间的数据流采用异步FIFO 32-bit 10/100/1000M Gigabit Ethernet controller 米缓冲。在 Avalon总线下, NIos I, Camera dma、 Document No: AX88180/Y1.4 PPI发送、PPI接收和 GA DMA访问 SDRAM的[8」 Analog devices.hnc. ADSP-BE561 blackfin processor hardware ref 156 ?1994-2017ChinaAcademicJournalElectronicPublishingIlouse.Allrightsreservedhttp://www.cnki.net

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