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用VHDL设计数字时钟 评分:

用xilinx s3e实现了 可用于调时,分;调年月日,在液晶上显示的数字时钟
2010-03-17 上传大小:2.17MB
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数字时钟vhdl实现

数字时钟的VHDL实现,只有时钟和分钟,初学勿喷,共同讨论

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完整版 VHDL设计数字电子时钟

有完整的代码,也有设计好的完整的程序工程, 拿到手后可以直接在Quartus2上运行,还附有设计报告,包含连接图和仿真图!

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基于VHDL的多功能数字时钟设计

用VHDL硬件描述语言,在实验箱上设计多功能数字时钟,可以实现时间设置、闹钟设置、整点响铃的功能,并可以通过VGA接口将时间显示在外接显示屏上

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用Quartus2编的数字时钟(VHDL语言)

用Quartus2编的数字时钟 VHDL语言 可以开始停止,清零,调整时间,还会整点报时

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基于VHDL数字时钟设计

用VHDL语言设计数字时钟,完整代码,加说明,详细介绍了时钟设计,通俗易懂

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基于vhdl的数字时钟,时间可调

用VHDL写的数字时钟 在CYCLONE2上验证通过

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FPGA开发板VHDL设计数字

FPGA开发板VHDL设计的数字钟 FPGA开发板VHDL设计的数字钟

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北京大学 数字电路课程设计报告之 多功能时钟(有闹钟功能)

设计一个00时00分00秒~23时59分59秒的计时器,使之能完成以下几个功能: (1)能进行正常的时、分、秒计时功能; (2)分别由六个数码管显示时、分、秒的计时; (3)系统有时钟保持功能; (4)系统有时钟清零功能; (5)系统能够进行快速较分校时; (6) 时钟具有整点报时功能(时钟从59′53″开始报时,在59′53″、 59′55″和59′57″、时报时频率为500Hz,59′59″时报时频率为1KHz)。

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EDA数字时钟设计(内含实验要求、代码及原理图)

EDA课程的期末考察任务,以前写的,但是只剩下这个文档了,要求如下: 结合实验室EDA实验箱,完成设计数字时钟。 1) 要求其显示时间范围是00:00 :00~23:59:59。 2) 时钟具有清零功能。 3) 时钟具有暂停计时。 4) 时钟具有调节时间功能。 5) 闹钟功能等。

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用vhdl语言设计数字时钟

用vhdl语言设计的数字时钟 基于maxplus2软件的描述

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数字时钟vhdl设计

用VHDL进行的数字时钟设计,时钟频率为50MHZ

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vhdl整点报时数字时钟

用vhdl语言编写的数字时钟,可以挣点报时,报时为一段音乐,可以任意调节分和调时。

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EDA 数字时钟课程设计 Quartus II 闹钟 整点报时 含报告 源代码

一、设计内容 (利用QuartusⅡ软件,使用VHDL语言完成数字电子时钟的设计) 二、设计要求 1、具有时、分、秒的计数显示功能 2、具有清零功能,可对数字时钟的小时、分钟进行调整 3、12小时制和24小时制均可 三、总体实现方案 四、设计的详细步骤 五、总结

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基于VHDL语言简易数字时钟 6位数码管显示

基于VHDL语言简易数字时钟 6位数码管显示

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VHDL 数字钟(设置时间闪烁)

该程序实现一个数字钟,带调整时间功能,在调整时间时,对应的位置闪烁显示。 CLR 为清零端,该键为‘1’时,时钟显示”000000“; EN 计数使能端,该键为‘1’时,时钟停止; MODE 模式选择按钮,在4种模式下循环:正常-小时调整-分调整-秒调整。 INC 调整时间按钮,该键为‘1’时,对应位置加1;

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12小时制时钟的制作

VHDL编写的可调整时间的12小时制时钟,可设置闹钟,程序并不复杂,逐条有注释

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数字时钟_VHDL程序 数字时钟_VHDL程序

数字时钟_VHDL程序 数字时钟_VHDL程序 数字时钟_VHDL程序

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数字钟程序

详细的数字时钟程序 EDA设计 vhdl语言

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FPGA VHDL 数字时钟

FPGA VHDL 数字时钟 FPGA VHDL 数字时钟

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VHDL实现的多功能数字时钟

功能描述: 1、基本时、分、秒的显示(24时制) 2、支持年、月、日显示(闰年判断) 3、支持秒表功能,可计时、可暂停 4、能够实现闹钟的功能(音乐播放) 5、能够对以上各参数进行手动设置 6、支持LCD显示 附实验报告、使用说明和VHDL源码, 功能全面,可下载到DE2板上运行

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