基于MbpsAlteraASIIPFPGA核的ASI发送MPEGFIFOTs卡实现

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基于MbpsAlteraASIIPFPGA核的ASI发送MPEGFIFOTs卡实现。硬件FPGA开发参考。
3.设计实现 3.1ASI发送卡硬件设计 大部分ASI编码的实现,都是采用 Cypress公司的CY7B923实现并行数据 到串行数据的转换。信号由同轴电缆经BNC接头输入,经过互感(用YL37-1108S 芯片)转换为PECL(正向发射极耦合逻辑)差分电平信号,再经过耦合电路,到达 CY7B933的差分线输入端。CY7B923主要实现码字的8/0bit转换、插入同步 字K28.5和并/串变换。ASI的传输速率恒定为270MHz,而输入MPEG-2TS码 率是不同的,所以要用FIFO实现速率匹配,需要对输入的SPI数据、FIFO和 CYB923之间的通信进行逻辑控制。综合性能、价格和程序复杂度的考虑,本 方案采用FPA,用 Verilog编程来实现它们之间的逻辑控制;采用 Altera公 司的 ASI IP核,代替 Cypress公司的CYTB923来实现ASI数据的编码。 ASI IP 核具有使川方便、成本低等优点 在ASI的编码过程中,只需将MPEG-2编码的TS码流的8位数据和一位 TS码率传输时钟输入到FPGA中,木方案是PCI33M的时钟信号。因为在木方 案中,TS格式为188个字节的突发模式发送数据,根据数据有效信号 DVALID, FPGA检测这个信号来判断什么时间内是有效数据,。来接收TS码流数据,而 不用关心TS码流的同步头。FPGA将接收到的数据以TS码率时钟写入FIFO。 当FIFO半满时,FPGA接收到FIFO的半满信号,然后FPGA给ASI核发出FIFO 可读信号,ASI核以27Mbps读取FIF0中的数据;当FPGA计数到ASI核读取 了一定数量的FIFO数据,FPGA则向 ASI IP核发送FIFO不可读信号, 防止FIFO读空。MPEG-2传输码率的并行最大速度为132Mbps,而读FIFO速 率为27Mbps,因此FIF0会有溢出。因此在发送MEG2传输流时,有驱动程 序掉制一次发送数据的多少。考虑到延时,本方案在FPGA内部烧制了一个2K大 小的异步FIFO。 ASL IP核在FIFO中数据不可读时,向ASⅠ码流中填充K28.5 以维持270bυs的固定传输速率。最后牛行数据经过驱动就可用同轴电缆传送 出去。本方案中,同步字K28.5的插入采用传输码流的单个字节前后不能都是 K28.5同步字的方式 ASⅠ发送卡的硬件实现框图如下: D让s 4.24u≤ 4 1「L「 at「 oUUUuULr几 t 该系统是基于 ALTERA公司的FPGA芯片, Cyclone II EP2C8Q208设计的。 绎过编码的并行数据流绎过PCI总线送入异步FIFO。异步FIFO主要实现薮据 缓存和时钟匹配的作用。系统进行DMA操作,把数据送入板卡。FIFO将这些 数据缓存,以避免数据丢失。又由于时钟有PCI33M的时钟信号和27M的ASI 输入时钟信号。这就要求把这两个不同频率的时钟同步。FIFO在两个不同的时 钟下工作,数据的输入和输岀分别使用不同的时钟。这就实现了时钟的隔离和 无缝连接。FIFO采用32位输入、8位输出,分别与PCⅠ的数据宽度和 ASI IP核 的输入薮据宽度相一致。 ASI IP核实现8位数据到10位的编码。其中 ASI IP 核的参考时钟为27M,输岀时钟是270M。采用外部锁相环,27MHz时钟频率有 晶振产生,。通过锁相环产生270M的时钟,用于ASⅠ接口的数据输出。 YL37-1108S实现耦合和阻抗匹配,最终经BNC插头发送出去。 3.2 ASI IP核的生成 ASⅠ编码的实现采用 Quartus6.1直接生成,进行仿真验证。 ASⅠ接口的生成。IP核首先需要安装,可以从 Altera网站上下载。安装 之后,打开 Quartus6.1新建工程之后,点击 lools菜单里面的 Megawizard plug- in maneger,选择创建一个新的宏函数变量,按步骤一步步生成asi文 件。可以选择器件和生成文件语言,分别选择 CycloneⅡ和 verilog语言。需 要注意的是生成的文件名要与工程的顶层文件名相一致。选择 Transmitter 这里作为发送接口。在ASⅠ屮根据所选器件速度的快慢,可以选择是否生成锁 相环。这甲采用外部锁相环,用于产生270MHz的输出频率。 牛成的ASI接口 verilog部分代码如下 module asi rst, tx refclk, tx data, tx en, tx clk270, asi tx) input rst, tx refclk, tx en, tx clk270, asi tx nput [7: 0 tx dat asl megacore top asi megacore top inst(. rst (rst),.tx refclk(tx refclk),.tx data(tx data) tx en(tx en),, tx clk270(tx clk270),. asi tx(asi tx)) module 该接凵实现8位数据到10位数据的编码。在8位的MPEG2数据从输入端 输入,流入内部FIFO中。 tx data8位并行数据输入接口,实现数据编码 即把每个8位的数据变为10位的数据;然后串行器把10位并行数据转换为串 行数据。 asl lx经编码后的串行数据输入接口。若MEG2的TS流的传输率 小于2τ0Wbps时,则需要插入同步字符以保障输出端稳定的270Mbps。 tx refclk为输入的2Ⅵ参考时钟, tx clk270为270M的数据输出时钟。。 们是通过外部锁相环待到的。rst是复位信号,高电平是有效电平,使整个设计 停止工作。tⅹen数捃输入使能信号,控制FIF0中待编码的数据进入 ASI IP核 实现数据编码和并串转换。 3.3ASI工程及仿真波形 把生成的ASⅠ核添加的自己的工程中,顶层部分代码如下 module FIFo asi (clk27, data, t out input clk27 output data, tout wire clk13.clk270: wire31: 0 data32 wire[7: 0 data8 endmodule 对其进行仿真,波形如 外部接2ⅧM的时钟,连接到clk27,做为 ASI IP核27M的输入参考时钟。 tout为一个时钟输出信号,对27M分频,作为指小灯信号,来监测程序是否 下载到FPAG中。在指示灯正常闪烁情况下,表明程序已经下到芯片中,并且 能够工作。经过 ASI IP核编码的ASⅠ数据由data输入。在本工程中,通过 电脑不断地发送TS流给板卡,经过ASⅠ编码后通过ASI接口输出。在接收 端,通过一个ASI接收卡,读出接收的数据,可以看出ASI工作正常。在发送 TS流时采突发模式,其读出的数据如下: 05e0h: 47 1B 2 18 D 5F 9F SF 2F 2E 31 BO FO D6 4F FE 05t0h: Da 5F 22 CC EC BD B5 6E6 03 B1 F8 F3 5F 61 55 d6oh:8B2F1F6F316F436FC6C14F32385716D 0610h: 6F CF BE A4 B1 01 8693 6F 5D 59 D3 3F C3 6F D5 0620h:6FE76FF96FE7303306A6F20"F22D3E3 0630h: 1F D3 a5 DODo B6 E6 bF 60 55 07 F1 60 58 F 6g 0640h: 7F C F 8e TF c ec 33 3& AD C1 FC B5 TF 98 8E 06501: C2 CO DB CB B9 B6 FF D9 B4 F3 BA E4 D5 A8 5F 09 0660h: c9 62 4F 64513456 FF OB S 1D SF 2F 8F 2 41 0670h: af 36 oc bf 60 8F 8c 62 Bi FC CC= eTn 0680h: 7F 91 85 FA FF B4 8F C6 8F EO DEBELSDEF ESAS 06901: 30 4F 11 9F 22 B0 CB 3F D4 C2 D2 bby4isgnig 在调试阶段,PC机迕续发送相同的MPEG-2编码的TS包。在接收到的数据 中,可以看到连续的MPEG-2编码的TS包,且与发送的数据相同。其中TS包 的接收采用一块ASⅠ接收卡作为接收端,通过USB接口输入到电脑里,用相应 的软件读取数据后显示。 4.应用意义 木文设计的基于 Altera公司的 ASI IP核实现的 DVB-ASI卡,实现了ASI 数掂的正确编码和发送。用FPGA实现逻辑控制和数据缓存,可以方便的实现 系统升级,实现多个ASⅠ数据的发送。与用 Cypress公司的CY7B923实现的 ASI的发送卡相比,本卡更适合批量生产,可以节约成本,提高了市场竞争力, 具有很好的市场前景 本文作者创新观点是用 Altera公司的 ASI IP核代替 Cypress公司的 CY7B923专用ASI发送芯片,实现ASI数据的稳定发送。本方案降低了成本, 设计灵活,。并且方便升级到多路ASI数据发送

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