80-Y6999-3 Rev. E MAY CONTAIN U.S. AND INTERNATIONAL EXPORT CONTROLLED INFORMATION 5
Confidential and Proprietary – Qualcomm Atheros Inc.
QCA9563 802.11n 3x3 2.4 GHz Premium SOC for WLAN Platforms Data Sheet Contents
8.1.1 DDR DRAM Configuration (DDR_CONFIG) . . . . . . . . . . . . . . . . . . . . . . . . . 91
8.1.2 DDR DRAM Configuration 2 (DDR_CONFIG2) . . . . . . . . . . . . . . . . . . . . . . 92
8.1.3 DDR Mode Value (DDR_MODE_REGISTER) . . . . . . . . . . . . . . . . . . . . . . . . 93
8.1.4 DDR Extended Mode (DDR_EXTENDED_MODE_REGISTER) . . . . . . . . . 93
8.1.5 DDR Control (DDR_CONTROL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
8.1.6 DDR Refresh Control and Configuration (DDR_REFRESH) . . . . . . . . . . . . . 94
8.1.7 DDR Read Data Capture Bit Mask (DDR_RD_DATA_THIS_CYCLE) . . . . . 94
8.1.8 DQS Delay Tap Control for Byte 0 (TAP_CONTROL_0) . . . . . . . . . . . . . . . . 94
8.1.9 DQS Delay Tap Control for Byte 1 (TAP_CONTROL_1) . . . . . . . . . . . . . . . . 95
8.1.10 GE0 Interface Write Buffer Flush (DDR_WB_FLUSH_GE0) . . . . . . . . . . . . 95
8.1.11 USB Interface Write Buffer Flush (DDR_WB_FLUSH_USB) . . . . . . . . . . . . 95
8.1.12 PCIE Interface Write Buffer Flush (DDR_WB_FLUSH_PCIE) . . . . . . . . . . . 96
8.1.13 WMAC Interface Write Buffer Flush (DDR_WB_FLUSH_WMAC) . . . . . . . 96
8.1.14 DDR2 Configuration (DDR_DDR2_CONFIG) . . . . . . . . . . . . . . . . . . . . . . . . 96
8.1.15 DDR EMR2 (DDR_EMR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
8.1.16 DDR EMR3 (DDR_EMR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
8.1.17 DDR Bank Arbiter Per Client Burst Size (DDR_BURST) . . . . . . . . . . . . . . . . 97
8.1.18 DDR Bank Arbiter Per Client Burst Size 2 (DDR_BURST2) . . . . . . . . . . . . . 98
8.1.19 DDR AHB Master Timeout Control (DDR_AHB_MASTER_TIMEOUT_MAX)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ...98
8.1.20 DDR AHB Timeout Current Count (DDR_AHB_MASTER_TIMEOUT_
CURNT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
8.1.21 Timeout Slave Address (AHB_MASTER_TIMEOUT_SLV_ADDR) . . . . . . 99
8.1.22 DDR Controller Configuration (DDR_CTL_CONFIG) . . . . . . . . . . . . . . . . . . 99
8.1.23 DDR Self Refresh Control . . . . . . . . . . . . . . . . . . . . . . . . . (DDR_SF_CTL) 101
8.1.24 Self Refresh Timer (SF_TIMER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
8.1.25 WMAC Flush (WMAC_FLUSH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
8.1.26 DDR3 Configuration Register (DDR3_CONFIG) . . . . . . . . . . . . . . . . . . . . . 102
8.2 I2C Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
8.2.1 I2C Configuration (IC_CON) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
8.2.2 I2C Target Address (IC_TAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
8.2.3 I2C HS Mode Master Code (IC_HS_MADDR) . . . . . . . . . . . . . . . . . . . . . . . 105
8.2.4 I2C Rx/Tx Data Buffer and Command (IC_DATA_CMD) . . . . . . . . . . . . . . 106
8.2.5 Standard I2C Clock SCL High Count (IC_SS_SCL_HCNT) . . . . . . . . . . . . 106
8.2.6 Standard I2C Clock SCL Low Count (IC_SS_SCL_LCNT) . . . . . . . . . . . . . 107
8.2.7 Fast I2C Clock SCL High Count (IC_FS_SCL_HCNT) . . . . . . . . . . . . . . . . 107
8.2.8 Fast I2C Clock SCL Low Count (IC_FS_SCL_LCNT) . . . . . . . . . . . . . . . . . 108
8.2.9 High Speed I2C Clock SCL High Count (IC_HS_SCL_HCNT) . . . . . . . . . . 108
8.2.10 High Speed I2C Clock SCL Low Count (IC_HS_SCL_LCNT) . . . . . . . . . . 109
8.2.11 I2C Raw Interrupt Status (IC_RAW_INTR_STAT) . . . . . . . . . . . . . . . . . . . . 109
8.2.12 I2C Interrupt Mask (IC_INTR_MASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
8.2.13 I2C Interrupt Status (IC_INTR_STAT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
8.2.14 I2C Receive FIFO Threshold (IC_RX_TL) . . . . . . . . . . . . . . . . . . . . . . . . . . 113
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