技术基
础
教师出题时请勿超出边界虚线;
2、学生答题前将密封线外的内容填写清楚,答题不得超出密封
线;
3、答题请用蓝、黑钢笔或圆珠笔。
一、单项选择题(30 分)
1.以下描述错误的是 C
A.QuartusII 是 Altera 提供的 FPGA/CPLD 集成开发环境
B.Altera 是世界上最大的可编程逻辑器件供应商之一
C.MAX+plusII 是 Altera 前一代 FPGA/CPLD 集成开发环境 QuartusII 的更
新换代新产品
D.QuartusII 完全支持 VHDL、Verilog 的设计流程
2.以下工具中属于 FPGA/CPLD 开发工具中的专用综合器的是 B
A.ModelSim B.Leonardo Spectrum C.Active HDL D.QuartusII
3.以下器件中属于 Xilinx 公司生产的是 C
A.ispLSI 系列器件 B.MAX 系列器件
C.XC9500 系列器件 D.FLEX 系列器件
4.以下关于信号和变量的描述中错误的是 B
A.信号是描述硬件系统的基本数据对象,它的性质类似于连接线
B.信号的定义范围是结构体、进程
C.除了没有方向说明以外,信号与实体的端口概念是一致的
D.在进程中不能将变量列入敏感信号列表中
5.以下关于状态机的描述中正确的是 B
A.Moore 型状态机其输出是当前状态和所有输入的函数
B.与 Moore 型状态机相比,Mealy 型的输出变化要领先一个时钟周期
C.Mealy 型状态机其输出是当前状态的函数
D.以上都不对
6.下列标识符中, B 是不合法的标识符。
A.PP0 B.END C.Not_Ack D.sig
7.大规模可编程器件主要有 FPGA、CPLD 两类,下列对 CPLD 结构与工作
原理的描述中,正确的是 C 。
A.CPLD 即是现场可编程逻辑器件的英文简称
B.CPLD 是基于查找表结构的可编程逻辑器件
C.早期的 CPLD 是从 GAL 的结构扩展而来
D.在 Altera 公司生产的器件中,FLEX10K 系列属 CPLD 结构
8.综合是 EDA 设计流程的关键步骤,在下面对综合的描述中, D 是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程
B.综合就是将电路的高级语言转化成低级的,可与 FPGA / CPLD 的基本
结构相映射的网表文件
C.为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为
综合约束
D.综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的
映射过程,并且这种映射关系是唯一的(即综合结果是唯一的)
9.嵌套使用 IF 语句,其综合结果可实现 A 。
A.带优先级且条件相与的逻辑电路 B.条件相或的逻辑电路
C.三态控制电路 D.双向控制电路
10.在 VHDL 语言中,下列对时钟边沿检测描述中,错误的是 D 。
A.if clk'event and clk = ‘1’ then B.if falling_edge(clk) then
C.if clk’event and clk = ‘0’ then D.if clk’stable and not clk = ‘1’ then
11.下列那个流程是正确的基于 EDA 软件的 FPGA / CPLD 设计流程 B
A.原理图/HDL 文本输入→适配→综合→功能仿真→编程下载→硬件测试
B.原理图/HDL 文本输入→功能仿真→综合→适配→编程下载→硬件测试
C.原理图/HDL 文本输入→功能仿真→综合→编程下载→→适配硬件测试;
D.原理图/HDL 文本输入→功能仿真→适配→编程下载→综合→硬件测试
12.在 VHDL 语言中,下列对进程(PROCESS)语句的语句结构及语法规则
的描述中,正确的是 A 。
A.PROCESS 为一无限循环语句;敏感信号发生更新时启动进程,执行完
成后,等待下一次进程启动
B.敏感信号参数表中,应列出进程中使用的所有输入信号
C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成
D.当前进程中声明的变量也可用于其他进程
13.下列语句中,不属于并行语句的是 B
A.进程语句 B.CASE 语句
C.元件例化语句 D.WHEN…ELSE…语句
14.VHDL 语言共支持四种常用库,其中哪种库是用户的 VHDL 设计现行工
作库
D
A.IEEE 库 B.VITAL 库 C.STD 库 D.WORK 库
15.VHDL 语言是一种结构化设计语言;一个设计实体(电路模块)包括实
体与结构体两部分,结构体描述 D 。
A.器件外部特性 B.器件的综合约束
C.器件外部特性与内部功能 D.器件的内部功能
二、EDA 名词解释,写出下列缩写的中文含义(10 分)
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