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HDL语言与ASIC原理：中期习题.ppt

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HDL语言与ASIC原理：中期习题.ppt

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在下题中，当 V 的值发生变化且为 -1 时，执行完

always 块后， Count 的值应是多少？

reg[7:0]V;

reg[2:0]Count;



always @(V)

begin

Count=0;

while( ～ V[Count])

Count=Count+1;

end

标准答案 :Count=0;

•

在下题中循环执行完后， V ， W 的值各是多少？

•

reg [3:0] A;

•

reg V ,W;

•

integer K;

•

....

•

A=4'b1010;

•

for(K=2;K>=0;K=K-1)

•

begin

•

V=V^A[k];

•

W=A[K]^A[K+1];

•

end

•

标准答案 :V 的值是它进人循环体前值的取反， W=1

•

( 因为 V 的值与 0 ， 1 ， 0 进行了异或，与 1 的异或改变

了 V 的值。 )

•

在下题中，事件 A 分别在 10 ， 20 ， 30 发生，

而 B 一直保持 X 状态，问在 50 时 Count 的值是

多少。 reg [7:0] Count;

•

initial

•

Count=0;

•

always

•

begin

•

@(A) Count=Count+1;

•

@(B) Count=Count+1;

•

end

•

标准答案： Count=1;

•

将 = 和 <= 分别填入下面的空格中，使其成

为右图的 Verilog 模块：

•

module rw1( a, b, out1, out2 ) ; input a,

•

output out1, out2;

•

reg out1;

•

wire out2;

•

assign out2 a ;

•

always @(b) out1 ~b;

•

endmodule

•

请在下面的空格中填入适当的符号 , 使其成

为右图的 Verilog 模块

•

module rw2( clk, d, out1, out2 ) ;

•

input clk, d; output out1, out2;

•

out1;

•

out2;

•

assign = d & ~out1 ;

•

always @( clk)

•

begin <= d ; end

•

endmodule

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