超出此范围,环路则失锁。
失锁时,oi,如果从两个方向设法改变 i,使 i 向 o 靠拢,
进而使o =(i-o),当o 小到某一数值时,环路则从失锁进入
锁定状态。这个使 PLL 经过频率牵引最终导致入锁的频率范围称为捕捉带
p。
同步带
H
,捕捉带p 和 VCO 中心频率 o 的 关系如图 7。
图 7
实验原理及步骤
利用 CMOS 固有的低功耗、宽工作电源、集成度高等特点,可以设计出性能
良好、使用方便的锁相环单片电路。其中 CD4046 是一种能工作在 1MHZ 以下
的通用 PLL 产品,它广泛应用于通信计算机接口领域。
图 8 示出 CD4046 的电路方框功能图 。
在这个单片集成电路中,内含两个相
位比较器,其中 PD1 是异或门鉴相器;
PD2 是边沿触发式鉴相器。另外电路
中 含 有 一 个 VCO ,一 个前 置 放 大 器
A1,一个低通滤波器输出缓冲放大器
A2 和一个内部 5V 基准稳压管。
从图 8 可看出,引脚()是正
电源引入端;()脚是负电源端,
在用单电源时接地;()脚,()
脚外接电阻 ;( )脚外接电
阻 和 决定了 的自由振
荡频率;()脚外接电阻 ,它
用作确定在控制电压为零时的最低振荡频率
脚为 禁止端,当
()脚加上“电平 图 ! 原理图
(即
)时, 停止工作,当为“!
电平(即
""
)时, 工作;()脚是 #$$ 参考基准输入端;()脚是
输出;(%)是比较输入端;()和(%)脚分别是 # 和 # 的输
出端;(&)脚是 的控制端;(!)是缓冲放大器的输出端;()脚
和()脚配合可做锁定指示;()脚是内设 基准电压输出端
实验一、#$$ 参数测试
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