Registers:
R0: 000
R1: 001
R2: 010
R3: 011
Opcode(6)
MOV 000000 DesReg(3) SourceReg(3) 4位未用
LAD 001000 DesReg(3) Index(7)
LADI 001001 DesReg(3) Index(7)
STO 001010 DesReg(3) SourceReg(3) 4位未用
ADD 010000 DesReg(3) SourceReg(3) 4位未用
AND 011000 DesReg(3) SourceReg(3) 4位未用
JMP 100000 offset(10)
hlt 111111 10位未用
Program: step
hlt 111111 000 0000000 0FC00H 3
LADI R0, 9 001001 000 0001001 2409H 3
LADI R0, 9 001001 000 0001001 2409H 3
LADI R1, 6 001001 001 0000110 2486H 3
LADI R3, 2 001001 011 0000010 2582H 3
AND R0, R1 011000 000 0010000 6010H 4
STO (R3), R0 001010 011 0000000 2980H 4
LAD R1, 2 001000 001 0000010 2082H 4
hlt 111111 000 0000000 0FC00H 3
in_data1 out_data
0000 DBUS_out
0001 IR
0002 IR_data
0003 B
0004 Next_addr
0005 CU_entry
0006 PC_out
0007 AR
计算机组成原理课设-简易CPU设计(代码+报告)
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2018-05-15
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1030415604_刘锦 
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relax_syn_flow.tcl 377B alu_16bit.vhd 5KB Program_Counter.vhd 2KB relax_imp_flow.tcl 1KB CUmem.vhd 8KB OpenHEC_Exp_Top.v 12KB DBUS.vhd 2KB tinycpu.vhd 9KB Imem.vhd 2KB Decoder.vhd 2KB MPC.vhd 2KB
Instructions Design.txt 971B Regsfile.vhd 2KB mem_256x16.vhd 2KB资源评论
帝度愈合大天狗2021-05-24VHDL的，我以为Verilog的，没用到
