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1位全减器设计 评分:

一个一位全减器的VHDL设计的程序代码 在eda设计的
2012-05-08 上传大小:61KB
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【VHDL】半减器和全减器的设计
Verilog学习笔记1
用多种方案设计1位全减器电路
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代码是基于Verilog结构化建模的16位的全减器; 设计参考本人上传资源中16位全加器设计,16位全减器由4个4位的全减器构成;4位全减器由4个1位的全减器构成;1位全减器由2个半减器和1个异或门构成。

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