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使用verilog HDL 16位cpu设计 评分:

本实例是使用verilog HDL语言来进行16位cpu设计。
2008-11-30 上传大小:430KB
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评论 共5条

herosmiling 做计组实验报告的时候,可以参考
2018-04-26
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stonexjr3 注释不太好,内容不错,挺有帮助的,如果能有更新的资源就好了
2014-05-04
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kingsloveqzy 非常好的资源,文档非常详细,但是貌似最终不能放到班子上,还在实验。
2012-10-21
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wantdm 不错,文档很详细
2012-10-06
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wlweidian 还没太细看,但感觉很不错,有设计模块与测试模块源代码,还有一个word详细介绍了设计思路,只不过程序打开后注释是乱码
2011-12-18
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