义隆EP78p153s是一款经典的8位低功耗单片机，汇编开发，98%的、指令执行只需一个机器周期，运行速度快，价格低
EM78P153S LAW OTP ROM 3、管脚分配 P50 14 P51 P 6 13 P66 P53 Vdd P65/0SCI 10 P60//INT P 640SCO P61 P63/RST 8 二P62/TcC 图1管脚分配 表1管脚说明 Symbol Pin No.I Type Function 4 Power suppl General purpose l/o pin Extermal clock signal inpt P65/OSCI lo* Input pin of Xt oscillator Pull-high/open-drain Wake up from sleep mode when the status of the pin changes General purpose l/O pin Extenal clock signal input P64/OSCO 6 10 *Input pin of XT oscillator Pull-high/open-drain Wake up from sleep mode when the status of the pin changes If set as/RESET and remain at logic low, the device will be under reset Wake up from sleep mode when the status of the pin changes P63RESET Voltage on/RESET must not exceed Vdd during the normal mode Intemal Pull-high is on if defined as /RESET * P63 is input pin only General purpose vo pir P62/TCC 8 vo .Pul-hig/open-drain/pull-down Wake up from sleep mode when the status of the pin changes External Timer/Counter input General purpose l/O pir P61 1O Pull-high/open-drain/pull-down Wake up from sleep mode when the status of the pin changes This specification is subject to change without prior notice 08.162002(V1 EM78P153S LAW OTP ROM Schmitt Trigger input during the programming mode General purpose l/O pir Pull-high/open-drain/pull-down P6O/NT 1O Wake up from sleep mode when the status of the pin changes Schmitt Trigger input during the programming mode * External interrupt pin triggered by falling edge General purpose W/O pin P66.P67 2.3 1O *Pul-highopen-drain Wake up from sleep mode when the status of the pin changes P50~P53114-13O General purpose l/O pin Pull-down l/0*General purpose l/o pir 11 *Ground This specification is subject to change without prior notice. 4 08.16.2002(V1.0) EM78P153S LAW OTP ROM 4、功能描述 OSCO OSCI /RESET WDT timer/cc 7N Oscillator/ Timing Control Prescaler ROM R2 Stack Built-in RAM Interrupt Instruction ALU Controller Register OSC R RI(TCC) ACC Decoder DATA control bus l0C6liO P62/TCC P63//REST PORT 6 P64/OSCO R6 P65/OSCI 图2功能块图 41操作寄存器 1、R0(间接地址寄存器) ·R0并非实际存在的寄存器。它的主要功能是作为问接寻址指针。何以RO作为指针的指令实际上是对R4指定的RAM 寄存器进行操作 2、R1(计时计数器) 由TCC引脚上的信号边沿或指令周期触发产生加1操作(CONT4TE位定义) 和其他寄存器一样可读可写 靠清PAB(CONT3)定义 ·如果清零PAB位(CONT-3),预分频器分配给TCC 当TCC寄存器被写入一个值时,预分频器的值会被清0 3、R2(编程计数器)与堆栈 R和硬件堆栈有10位元宽。图3描述∫其结构 产生1024x13bis片內 OTP ROM地址以获取对应程式指令代码。每个程序页为1024字长 复位后R2的所有位均清“0” ·“JMP”指令直接装载R2低10位。因此,“JMP”指令跳转范围为一个程序页面内 CALL”指令加载PC的低10位,然后PC+1进入堆栈。因此,子程序的入口地址限在同一程序贞面内 This specification is subject to change without prior notice. 5 08.16.2002(V1.0) EM78P153S LAW OTP ROM ·“RET”(“ RETL K”,“REII”)指令将栈顶数据装入PC “ADDR2,A”允许“A”的值加到当前PC,但同时PC的第9、10比特位被清0 “MOVR2,A”允许将寄存器“A”的值装入PC的低8位,但同时PC的第9、10比特位被清0 任何对R2的内容进行直接修改的指令(如:“ADDR2A”,“MOVR2A”,“BCR2,6”…)都引起PC的第9、10比特 位(A8、A9)被清0。因此,产生的跳转限于同一页面的前256个地址 ·改变R2内容的指令需要2个指令局期,除此之外,所有的指令均只需1个指令周期 CALL PC 00 A9 A8 A7 AO Stack 1 RET Stack 2 RETL Stack 3 RETL K Stack 4 Stack 5 Page O 3FF 图3程序计数器结构 This specification is subject to change without prior notice. 6 08.16.2002(V1.0) EM78P153S LAW OTP ROM 00 RO 01 R1(TCC) CONT 02 R2(PC) 03 R3 Status Stack 04 R4(RSR) (5 leve ls) 05 R5(Port5) OC5 06 R6 (Porto) lOC6 OB IOCB OC lOCC OD IOCD OE lOCE OF RE IOC R10 General Registers R2F 图4数据存储器的配置 This specification is subject to change without prior notice. 7 08.16.2002(V1.0) EM78P153S LAW OTP ROM 4、R3(状态寄存器) 7 4 0 RST GP1 GPO DC C B0(C)进位标志位 Bit1(DC)辅助进位标志 Bt(Z)零标志位 算术或逻辑操作结果为零时置为“1” Bt3(P)低功耗位 在上电或执行指令“WDTC”时置为1,执行指令“SLEP”时置为0 Bi4(T)时间溢出位 执行指令“SLEP”和“WDTC”或上电时置‘1’,WDT时间溢出时置0 ·B5~6(GP01)通用读写位。 Bi7(RST)复位类型位 若是由引脚变化从休眠状犬态唤醒,该位置1 其余复位类型该位清0 5、R4(RAM选择奇存器) B05在间接寻址方式中用于选择RAM寄存器(地计:00-06,OF~2F) B67通用读写位 数据行储器配置见图4 6、R5R6(端口5~端口6) R5和R6是IO寄存器 只有R5的低4位可用 RS的高4位设置为0 P63只能置为输入 7、RF(中断状态寄存器) 7 3 2 1 0 EXIF ICIF TCF 1”表示有中断请求,“0”表示没有 Bi0(TCTF)TCC溢出中断标志。TCC溢出置1,软件清0 ·Bitl(ICIF)P6口输入变化中断标志。P6口输入变化置1,软件清0 Bt2(EXI)外部中断标志。由NT引脚上的下降沿置1,软件清0 Bit3 7 未使用。 RF可软件清0,但不可置‘1 ·IOCF是中断屏蔽寄存器 注意读RF的结果是RF和IOCF相与的结果 RIO-R2F 所有这些都是8位元通用寄存器 This specification is subject to change without prior notice 08.16.2002(V1.0) EM78P153S LAW OTP ROM 42特殊寄存器组 1、A(加法器) 内部数据传输,或者指令操作数保持 它不可以被寻址 2、CONT(控制寄存器) 5 2 INT TS TE PAB PSR2 PSR1 PSRO Bit0(PSR0)-Bit2(PSR2) TCC/DT预分频器位。 PSR2 PSR1 PSRO TCC Rate WDT Rate 0 1:2 1:1 0 14 1:2 1:8 1:4 1:16 1:8 0 1:32 1:16 0 1 1:64 1:32 1:128 1:64 1:256 1:128 Bit3(PAB)预分频器分配位 O: TCC I: WDT Bi4(TE)TCC信号边沿选择位 0:TCC引脚信号发生由低到高变化加1 1:TCC引脚信号发生由高到低变化加1 BitS(TS)TCC信号源选择位 0:内部指令周期时钟 1:外部输入信号(此时P62TCC置为输入) Bi6(NT)中断使能标志位 0:由DSI指令或硬件中断屏蔽 l:由 ENIRETI指令使能中断 Bi7未使用 CONT寄存器可读可写 3、IOC5-IOC6(IO端口控制寄有器) “1”定义对应IO引为高阻状念,“0”定义其为输出 IOC5仅低4位可以定义 IOC5和IOC6寄存器可读可写 4、IOCB(下拉控制寄存器) 6 3 0 /PD6 /PD5 /PD4 /PD2 /PD1 /PDO This specification is subject to change without prior notice 08.162002(V1 EM78P153S LAW OTP ROM Bito(PD0)P50管脚的下拉使能控制位 0:内部下拉使能 1:内部下拉禁止 Bitl(PD1)P5l管脚的下拉使能控制位 Bi2(PD2)P52管脚的下拉使能控制位 Bill 未使用。 Bi4(PD4)P60管脚的下拉使能控制位 BitS(PD5)P6l管脚的下拉使能控制位 Bi6(狸PD6)P62管脚的下拉使能控制位 Bit7 未使用 IOCB寄存器是可读可写的 5、IOCC(漏极开路控制寄存器) 6 4 3 2 0 OD7 OD6 OD5 OD4 OD2 OD1 ODO Bio(O)0)P60管脚的漏板开路使能控制位 0:漏极开路输出使能 1:涓极丌路输出禁止 Bitl(OD1)P61管脚的灀极开路使能控制位 Bit2(OD2)P62管脚的漏极开路使能控制位 Bit3 未使用 Bi4(OD4)P64管脚的漏极开路使能控制位 Bits(OD5)P65管脚的漏极开路使能控制位 Bi6(O6)P66管脚的漏极开路使能控制位 Bi7(OD7)P67管脚的漏极开路使能控制位 IOCC寄存器是可读可写的 6、IOCD(上拉控制寄存器) 4 /PH7 /PH6 /PH5 /PH4 /PH2 /PH1 /PHO Bio(PH0)P60管脚的上拉使能控制位 0:内部上拉使能 1:内部上拉禁止 Bitl(mH1)P6l管脚的上拉使能控制位 Bit2(PH2)P62管脚的上拉使能控制位 Bit3 未使用。 Bi4(PH4)P64管脚的上拉使能控制位 Bi5(nPH5)P65管脚的上拉使能控制位 This specification is subject to change without prior notice. 10 08.162002(V1