verilog自动例化程序及例子

auto_inst.exe是本人用python脚本编写后进行打包的软件，该软件可以比较完美完成verilog代码的例化工作，自动生成例化模块的代码和信号连接声明，大大减轻了编码工作。并且生成的verilog代码对齐工整，支持parameter参数传递，比较通用。另外支持代码中根据always和assign语句自动生成reg和wire的声明看大家支持力度在下一版给出，谢谢！