一篇非常难得的DC中文教程

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作为数字ic后端的必备武器——design compiler,本文档详细描述了DC的使用方法。是一篇非常难得的中文教程。
EF BU RUM Setup a New Synopsys User Add the contents of /usr/synopsys/cic Synop/synopsys. cshrc to your. cshrc hsieh> cat /usr/synopsys//synopsys. cshrc >>. cShrc hsieh> source cshrc 完成系統環境設定 hsieh> design analyzer 啓動 Synopsys Design Analyzer Use online documentation hsieh> cd hsieh> cp /usr/synopsys/cicSynop/lview hsieh> iview 第3頁 國立中正大學 3y電撇王程研究所 synopsysdc setup File CCU EE VLSI Group ^:在 synopsys_dc. setup定義了啓動 design compiler時的敔定以及使用的 cell Library ^∷. synopsys_dc. setup檔案使用者可冾系铳管理者.此檔案可複製到user 的目錄下方便修改 6^:在. synopsys _dc. setup中所使用的 Library相關設定如下 search_path=flvlsi-a/Librarys/LlB06_V2/Synopsys/usr/synopsys/libraries/syn 路徑要配合系統管理者的規畫設定,以上路徑只是以VLSL-CAD實驗室的設定鶯例說明 target_library=bh231db}可以自行定義自己的 I cell library( verilog model)使用 link_library =cb60hp231d db] synopsys的轉搀程式轉換成所需的. db file( binary file) symbol_library =(cb60hp231d sdb; verilogout_no tri="true" 命合 SYNOPSYS輸出的 verilog file中不要有 tri state的敘泷 (在 CADENCE中使用 verilog|N時不可有 tri state的敘泷) 第4頁 國立中正大學 3y電撇王程研究所 CCU EE VLSI Group Hsieh design_analyzer F Synopsys Design Analyzer Setup File : HElp Synopsys, Inc, (c 啓動 Synopsys Design Analyzer後的畫面: 第5頁 國立中正大學 3y電撇王程研究所 Default Synthesis CCU EE VLSI Group E Synopsys Design Analyzer 区 Set mp File :::: ::; 幽叫由Fe→Read出現 Read file indow Elaborate + 在 Read file window中選擇要合成 的 verilog file,然後按oK (此時系統會開出一個 Verilog ndoW,見下頁圖) Head le Directory: C/'ms85/'mcchangWholechip/projectGroup4 Lram+号 Read formats button bv Synopsys formats shift DB (binary):db equation :eq state table st Verilog File Format. PLA(Berkeley Espresso): [ Cancel 第6頁 pla EDIF 國立中正大學 模王明 Default Synthesis(cont Synopsys Design Analyzer 回接著系統呼叫 Verilog-XL tup File Edit View Attributes Analysis Tool 去 compile所輸入的 verilog file,籍果顯示於 Verilog window I Verilog Loading db file"/usr/synopsyslibraries/syn/standard.=ldb Loading db file /usr/ synopsys/libraries/syn/gtech, db oading db file/ulsi-a/Librarys/LI_12/Synopsys/cb5Ohp 231d, db Loading verilog file/'vlsi-c/m385/'mcchangWholechip/ProjectGroup 4/alu, 丫=A日 Reading in the Synopsys verilog primnxsngu 85/ machang/Wholechi iect/ Group4/alu. ALL Avlzi-c/m385/machang /WholcchiP,'Pro jcct troup/ala file tistics fo I Full, Parallel ===== Current design is now '/vlsi-c/m385/'mcchang/ Wholechip/project/ Group4/ALU+ b+ ALU analyzer:> Loading db file /usr/synopsys/libraries/syn/'generic sdb Loading db file/'vlsi-a/Librarys/LIBO6_12/Synopsys/cb60hp231d sdb Loading db file /usr/synopsys/libraries/syn/'1_25.font. lu区er Left Button Select Middle Button+ Add/ Modify Select Verilog window Cancel 第7頁 國立中正大學 3y電撇王程研究所 Default Synthesis(cont CCU EE VLSI Group 常見的錯誤如下 Syntax error vem/og萧法第 Unsupported statements delay, initial, repeat, wait, fork, event, deassign, force, release Unsupported definitions and declarations primitive, time, event, trand, trior, trio, trireg Unsupported operators 三==andl= Division operator(/) Modulus operator(% Unsupported gate-level constructs nmos, pmos, cmos, mmos, pmos, Icmos pullup, pulldown rtran tranifo. tranif1. rtranifo, rtranif1 第8頁 國立中正大學 3y電撇王程研究所 Default Synthesis(cont CCU EE VLSI Group Synopsys Design Analyzer Setup File Edit viell Attributes Analysis Tools B由Tool→ Design Optimization Design Uptimization+ 出現 Design Optimization window Finite FPGA Compiler Test Synthesi T=∩B □ Design optimization 型先點選icon後 Map Desigh Design Optimization的選 Map effi 令Lau◇Me 令High 項扌會出現’被選擇的ion變成虛線狀 More Map upt ions 態。(所有的選項均是如此) Verify Desig De LU(∩ J Allow Boundary Optimizat Execute in:令 Foreground令 Background 第9頁 國立中正大學 3y電撇王程研究所 Default Synthesis(cont CCU EE VLSI Group □ Design Optimization 最原始的合成不需要點選任何設 Map Design 定,使用 defaults的值即可 Map Effort.:令Lo◆Me 令High More Map Options 選擇愈多的方法,合成的結果可能 更好.但是,相對的是必須花費更 Verify Design 長的時間 Verify Effort* y Lou令 Medium令High 口A1 low Boundary师 ptimization a Map Options 区命合 SYNOPSYS E× ecute in:令 Foreground令 Background I Incremental Mappin 在 mapping時嚐 試所有的 cells Cancel 口 Prioritize in paths 可依照需要點選小icon選擇 合成的方式 第10頁

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元气少女缘结神 资料太老了,大规模集成电路综合采用脚本综合才有效率
2020-05-19
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