数字逻辑电路精华版

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数字逻辑电路精华版精华版本,按照清华课件整理注解,有利于掌握关键知识点。
第四章-组合逻辑电路 按集成度分为:Ss|->MS|->LS->ⅥLS|->ULS|->6LS 计数器和存储器是时序逻辑,其余是组合逻辑电路 极管共阴极则加高电平,共阳极则加低电平 编码器74HC148优先编码器74HC147 3线-8线译码器74HC138 进制译码器74HC42显示译码器(共阴、共阳) 当译码器的输出为高电平有时,选用或门 当译码器的输出为低电平有吋,选用与非门(最小项衣山) ●双4选1数据选择器74HC153 8选1数据选择器74HC151 Y=[D10(A1A0′)+D11(A1A0)+D12(A1A0)+D13(A1A0)]S ●半加器、全加器、多位加法器(串行、超前进位) 74LS183双全加器4位超前进位加法器74HC283 位数值比较器、多位数值比较器(4位数值比较器74HC85 双向移位寄存器74HC194A 4位同步二进制计数器74HC161 单时钟同步十六进制加/减计数器74L191 双时钟同步十六进制加/减计数器74L5193 ●同步式预指数器(74160、74161) 同步预置数是n进制则运算到n-1 74160兼有异步置零和同步预置数功能 ●异步式预指数器(74LS19、74LS191) 异步置零是n进制则运算到n ●置零法的可靠性不扃,因为置零信号持续的吋间极短,触发器可能反应不过来,导致电 路误动作(可以改时钟优化) ●组合逻辑电烙中的竞争·冒险现象 如:Y=AB+AC 当B=C=1时,Y=A+A故电路存在 如:Y=(A+B)+(B+C) 当B=C=1时,Y=BB′故电路存在 【只要输出端在一定条件下能化简为Y=A+A′或者Y=AA'】 消除竞饣-冒险现象方法:接滤波电容、引入选通脉冲、修改设计(增加冗余项 化简卡诺图时,如果有相切的圈,则必有固定的竞争-冒险现象,引入冗余,则消除 第五章—半导体存储电路 SR锁存器(与非门(低电平有效)、或非门(高电平有效))遵循SR=0 电平触发SR触发器 有效电平期间(CLK=1)时, S=1,R=0则Q=1 S=0,R=1,则Q=0 S=0,R=0,则Q不变 ●电平触发D触发器 有效电平期间(CLK=1)时, D=1,Q=1 D=0,Q=1 ●脉冲触发S-R触发器(主从) S-R主从触发器按照CLK下降沿触发 脉冲触发D触发器 脉冲触发」K触发器 」-K主从触发器按照CLK下降沿触发 或非门SR触发器Q*=S+RQ约束条件SR=0 与非门SR触发器Q*=S+RQ约束条件S+R=1 ●」K触发器Q*=Q'+KQ T触发器Q*=TQ'+TQ D他发器Q*=D ●由K触发器转换为T触发器:将」接在一起即为T 由RS触发器转换为D触发器:用反相器接 ●由D触发器转换为T触发器,虚框內是(同或门) CP ●触发器的动态特征 建时间指输入信号应当先与时钟信号CLK动作沿到达时间 保持吋间指吋钟信号CLK动作沿到达后,输入信号仍需要保持不变吋间 、传输廷迟时间指时钟信号CLK动作沿到达开始,直到触发器输出的新状态稳定 建立所需要的时间。【最重要】 四、最高时钟频率指触发器在连续、重复翻转的情况下,时钟信号可以到达的最高重 复评率 静态存储全球SRAM 动态存储全球DRAM ●只读存储器ROM ●2A10=1K 8个数据位=1B 第六章一时序逻辑电路 时序逻辑电路任一时刻的输出信号不仅与当时的输入信号,而且还取决于电 路原来的状态(以前的输入有关) ●电路结构特点 1时序电路包括组合电路和存储电路 2存储电路的输出状态必须反馈到组合逻辑电路的输入端 按存储电路触发器动作特点不同,时序电路分为:同步和异步时序电路 按输出信号的特点,吋序电路分为:米利( Mealy)和穆尔( Moore) 米利(Meay)的输出信号不仅取决于存储状态,还取决于输入变量 穆尔( Moore)的输出信号仅仅取决于存储状态 同步时序逻辑电路分析方法(步骤) 1、从给定的逻辑图中写出每个触发器的驱动方程 2、将驱动方程代入相应触发器特性方程,得到触发器的状态方程 3、逻辑图的输岀方程 ●描述吋序电路状态转换全部过程的方法 状态转换表 2、状态转换图 3、状态转换流程图 4、时序图 ●异步时序逻辑电路分析 多一个考虑时钟信号即可 有效时按照状态方程(有ck),无效时保持先前的状态 若干常用时序逻辑电路 移位奇存器 计数器(同步二、十、十六进制、异步二、十、十六进制) n位进刮计数器的容量为(2^n)-1,周期为2~n 任意进制计数器构成方法:己有N进制计数器,需得到M进制计数器 M<N时 MN时 顺序脉冲发生器 序列信号发生器 ●同步时序逻辑电路的设计方法 1、逻辑抽象待到电路的转换图或表 2、状态化简 3、状态分配 4、选定触发器的类型,求出电路的状态方程、驱动方程和输岀方程 5、根据得到的方程式画出逻辑图 6、检查设计的电路能否自启动 异步时序逻辑电路的设计方法 大致和同步一致,只需要在选定触发器类型之后,为每个触发器选定时钟信号即可 ●时序逻辑电路中的竞争-冒险现象 组合逻辑电路部分的竞争-冒险现象(同前) 存储电路(触发器)的竞争冒险现象 第七章-脉冲波形的产生和整形电路 脉冲周期T—一周期性重复的脉冲序列中,两个相邻脉冲之间的时间间隔。有时也使用 频率1/T衣示单位时间内脉冲重复的次数。 脉冲樞度∨m—一脉冲电压的最大变化幅度。 脉冲宽度tw一从脉冲前沿到达0.5Vm起,到脉冲后沿到达0.5V为止的一段时间。 上升时间tr脉冲上升沿从0m上升到09所需要的时间。 下降时间t一脉冲下降沿从0.9V下降到01V所需要的时间。 占空比q一脉冲宽度与脉冲周期的比值,亦即q-Mw/T。 此外,在将脉冲整形或产生电路用于只体的数字系统时,有时还可能有一-些特殊的要求,例如 脉冲周期和幅度的稳定性等。这时还需要增加一些相应的性能参数来说明。 0.9p 0.5 0.1p E 图7.1.1描述矩形脉冲特性的主要参数 斯密特触发电路 单稳态电路 ●多谐振荡电路 555定时器 ●55定时器的5脚外接一个滤波电容,6脚和2脚相连,则构成施密特触发 器 ●55定时器的5脚外接一个滤波电容,6脚和1脚之间接一个电容,7脚和 8同接一个电阻,则构成单稳态触发器 555定时器的5脚外接—一个滤波电容,6胭和2脚相连,并且与7脚之问 接一个电阻,7脚和3脚之间接一个电阻,1脚和2脚之问接一一个电容,则 构成多谐振荡器。

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