Verilog HDL 入门实例（含 ADC、FIFO、ADDER、MULTIPLIER等）
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2020-05-08
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Verilog HDL examples.zip （47个子文件） 
dds.v.txt 2KB
cla_8bits.v 2KB
SYNTHPIC.ZIP 47KB multi_select_1.v 279B COMPARE.V 118B half_adder_2.v 107B half_adder_3.v 108B myrand.c.txt 5KB nco.v.txt 7KB MUL16.V 1KB gencrc.v.txt 10KB decoder3x8.v 589B FIFO.V 3KB ADC_16bit.v 4KB lead_8bits_adder2.v 1022B ALL.V 309B binarytogray.v 527B PLI.TAR 19KB pic.v.txt 67KB FIFO_2.V 6KB DECODER1.V 97B string.v.txt 2KB half_adder_1.v 96B encoder8x3_2.v 311B fifo.v.txt 6KB RISC8.ZIP 79KB TEST.V 1KB adder_8bit.v 241B wpulse.v.txt 4KB div16.v.txt 7KB MUX8X8.V 391B mult_select.v 918B full_adder_2.v 216B lead_8bits_adder.v 1KB full_adder_1.v 308B framer.v.txt 8KB mult16.v.txt 3KB frequency5x2.v 2KB encoder8x3.v 184B SHIFTER.V 332B test_cla_8bits.v 501B adder_8bit_2.v 1KB fifo_16x16.v 1KB mult_piped_8x8.v 2KB testing.v.txt 16KB sequence_dectect.v 2KB onehot.v.txt 6KB资源评论
