數位系統雛型設計實驗
實驗一
基本邏輯閘
結 報
組別：第一組
組員：
日期：107/03/14
S06361006 黃柏閔
S06362029 邱皓澤
FPGA.rar_FPGA verilog_poorsfx_shinningl63
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2022-09-21
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FPGA.rar_FPGA verilog_poorsfx_shinningl63 （152个子文件） 
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