cordic.zip_Cordic计算开方_cordic开方_cordic开方_cordic算法

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cordic算法

5星 · 超过95%的资源 109 浏览量 2022-09-20 23:45:33 上传评论收藏 230KB ZIP 举报

**Cordic算法详解** Cordic（Coordinated Rotation Digital Computer）算法，也称为Volder算法，是由Jack E. Volder在1959年提出的一种高效、硬件友好的算法，主要用于实现在数字系统中执行复数运算，包括加减乘除、幂次方以及平方根等基本数学操作。Cordic算法主要应用于嵌入式系统和数字信号处理领域，因其计算速度快、硬件资源消耗少而备受青睐。 **一、Cordic算法原理** Cordic算法的核心思想是利用一系列角度的小旋转（称为迭代步长）来逼近目标值。这些角度通常为二进制Gold码，即每次迭代都是一个固定的角度，如2^-1、2^-2、2^-3...。Cordic算法通过不断调整坐标轴，使得每次迭代后目标值沿新的坐标轴方向更接近解。这种方法可以看作是在笛卡尔坐标系中进行连续的旋转和缩放。 **二、Cordic算法步骤** 1. **初始化**：设置初始向量X和Y，通常为单位向量（1,0），Z为0，迭代计数器为最大迭代次数。 2. **旋转**：根据当前迭代步长，计算旋转角度，并根据该角度对坐标进行旋转。这一步通常通过移位和加减法完成，因为二进制Gold码旋转可以简化为简单的位操作。 3. **更新坐标**：根据旋转结果更新X和Y的值，同时更新Z的值。 4. **判断收敛**：检查当前迭代是否达到预定的精度要求，如果满足则停止迭代；否则，继续进行下一次迭代。 5. **返回结果**：最后得到的Z值就是所求的解，例如，对于开方运算，Z的绝对值就是平方根的结果。 **三、Cordic算法在开方运算中的应用** 在开方运算中，Cordic算法可以通过以下步骤进行： 1. **输入调整**：首先将待求平方根的数值表示为二进制形式，然后调整为适合Cordic算法的格式。 2. **迭代过程**：按照Cordic算法的基本步骤进行迭代，每次迭代的目标是使Z的平方接近输入值。 3. **误差修正**：由于Cordic算法是通过逼近的方式求解，可能会存在一定的误差。因此，在迭代结束后，可能需要进行额外的误差修正以提高精度。 4. **结果处理**：最终的Z值经过适当的转换和调整，得到的就是输入数值的平方根。 **四、Cordic算法的优势与限制** 优势： - **硬件效率**：Cordic算法只需要简单的移位和加减操作，非常适合硬件实现。 - **灵活性**：可以用于多种数学运算，如加减乘除、指数和开方。 - **低功耗**：由于运算简单，功耗相对较低。限制： - **精度限制**：迭代次数决定了精度，过多的迭代会增加计算时间。 - **非线性误差**：在某些情况下，特别是在大角度旋转时，可能会出现非线性误差。 Cordic算法是一种非常实用的数字信号处理技术，尤其适用于资源有限的嵌入式系统中。通过理解其工作原理和优化方法，我们可以更好地利用这一工具解决实际问题，如在无线通信、图像处理和嵌入式系统设计等领域。

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cordic

cordic2.prj 26B

xst

projnav.tmp

dump.xst

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ngx

notopt

opt

work

vlg7E

cordic2.bin 64KB

vlg61

ps2.bin 15KB

hdllib.ref 100B

cordic2_envsettings.html 9KB

ps2.xst 165B

iseconfig

cordic.projectmgr 5KB

cordic2.xreport 20KB

cordic2_xst.xrpt 12KB

ps2.stx 1KB

cordic.gise 6KB

_xmsgs

xst.xmsgs 30KB

pn_parser.xmsgs 947B

cordic2.ngr 337KB

cordic2.spl 117B

ps2.tfi 240B

cordic2.stx 0B

ipcore_dir

cordic2.ngc 424KB

.lso 6B

cordic.xise 4KB

ps2.cmd_log 493B

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ps2.spl 121B

cordic2_summary.html 5KB

webtalk_pn.xml 3KB

cordic2.xst 1KB

ps2.prj 22B

cordic2.sym 2KB

<HTML><HEAD><TITLE>Xilinx System Settings Report</TITLE></HEAD> <BODY TEXT='#000000' BGCOLOR='#FFFFFF' LINK='#0000EE' VLINK='#551A8B' ALINK='#FF0000'> <center><big><big>System Settings</big></big></center> <A NAME="Environment Settings"></A>   <TABLE BORDER CELLSPACING=0 CELLPADDING=3 WIDTH='100%'> <TR ALIGN=CENTER BGCOLOR='#99CCFF'> <TD ALIGN=CENTER COLSPAN='5'> Environment Settings </TD> </tr> <tr bgcolor='#ffff99'> <td>Environment Variable</td> <td>xst</td> <td>ngdbuild</td> <td>map</td> <td>par</td> </tr> <tr> <td>PATHEXT</td> <td>.COM; .EXE; .BAT; .CMD; .VBS; .VBE; .JS; .JSE; .WSF; .WSH; .MSC</td> <td>< data not available ></td> <td>< data not available ></td> <td>< data not available ></td> </tr> <tr> <td>Path</td> <td>C:\Xilinx\14.7\ISE_DS\ISE\\lib\nt64; C:\Xilinx\14.7\ISE_DS\ISE\\bin\nt64; C:\Xilinx\14.7\ISE_DS\ISE\bin\nt64; C:\Xilinx\14.7\ISE_DS\ISE\lib\nt64; C:\Xilinx\14.7\ISE_DS\ISE\..\..\..\DocNav; C:\Xilinx\14.7\ISE_DS\PlanAhead\bin; C:\Xilinx\14.7\ISE_DS\EDK\bin\nt64; C:\Xilinx\14.7\ISE_DS\EDK\lib\nt64; C:\Xilinx\14.7\ISE_DS\EDK\gnu\microblaze\nt\bin; C:\Xilinx\14.7\ISE_DS\EDK\gnu\powerpc-eabi\nt\bin; C:\Xilinx\14.7\ISE_DS\EDK\gnuwin\bin; C:\Xilinx\14.7\ISE_DS\EDK\gnu\arm\nt\bin; C:\Xilinx\14.7\ISE_DS\EDK\gnu\microblaze\linux_toolchain\nt64_be\bin; C:\Xilinx\14.7\ISE_DS\EDK\gnu\microblaze\linux_toolchain\nt64_le\bin; C:\Xilinx\14.7\ISE_DS\common\bin\nt64; C:\Xilinx\14.7\ISE_DS\common\lib\nt64; C:\Windows\system32; C:\Windows; C:\Windows\System32\Wbem; C:\Windows\System32\WindowsPowerShell\v1.0\; C:\modeltech64_10.1c\win64; C:\modeltech64_10.2c\win64</td> <td>< data not available ></td> <td>< data not available ></td> <td>< data not available ></td> </tr> <tr> <td>XILINX</td> <td>C:\Xilinx\14.7\ISE_DS\ISE\</td> <td>< data not available ></td> <td>< data not available ></td> <td>< data not available ></td> </tr> <tr> <td>XILINX_DSP</td> <td>C:\Xilinx\14.7\ISE_DS\ISE</td> <td>< data not available ></td> <td>< data not available ></td> <td>< data not available ></td> </tr> <tr> <td>XILINX_EDK</td> <td>C:\Xilinx\14.7\ISE_DS\EDK</td> <td>< data not available ></td> <td>< data not available ></td> <td>< data not available ></td> </tr> <tr> <td>XILINX_PLANAHEAD</td> <td>C:\Xilinx\14.7\ISE_DS\PlanAhead</td> <td>< data not available ></td> <td>< data not available ></td> <td>< data not available ></td> </tr> </TABLE> <A NAME="Synthesis Property Settings"></A>   <TABLE BORDER CELLSPACING=0 CELLPADDING=3 WIDTH='100%'> <TR ALIGN=CENTER BGCOLOR='#99CCFF'> <TD ALIGN=CENTER COLSPAN='4'>Synthesis Property Settings </TD> </tr> <tr bgcolor='#ffff99'> <td>Switch Name</td> <td>Property Name</td> <td>Value</td> <td>Default Value</td> </tr> <tr> <td>-ifn</td> <td> </td> <td>cordic2.prj</td> <td> </td> </tr> <tr> <td>-ifmt</td> <td> </td> <td>mixed</td> <td>MIXED</td> </tr> <tr> <td>-ofn</td> <td> </td> <td>cordic2</td> <td> </td> </tr> <tr> <td>-ofmt</td> <td> </td> <td>NGC</td> <td>NGC</td> </tr> <tr> <td>-p</td> <td> </td> <td>xc3s100e-4-tq144</td> <td> </td> </tr> <tr> <td>-top</td> <td> </td> <td>cordic2</td> <td> </td> </tr> <tr> <td>-opt_mode</td> <td>Optimization Goal</td> <td>Speed</td> <td>SPEED</td> </tr> <tr> <td>-opt_level</td> <td>Optimization Effort</td> <td>1</td> <td>1</td> </tr> <tr> <td>-iuc</td> <td>Use synthesis Constraints File</td> <td>NO</td> <td>NO</td> </tr> <tr> <td>-keep_hierarchy</td> <td>Keep Hierarchy</td> <td>No</td> <td>NO</td> </tr> <tr> <td>-netlist_hierarchy</td> <td>Netlist Hierarchy</td> <td>As_Optimized</td> <td>as_optimized</td> </tr> <tr> <td>-rtlview</td> <td>Generate RTL Schematic</td> <td>Yes</td> <td>NO</td> </tr> <tr> <td>-glob_opt</td> <td>Global Optimization Goal</td> <td>AllClockNets</td> <td>ALLCLOCKNETS</td> </tr> <tr> <td>-read_cores</td> <td>Read Cores</td> <td>YES</td> <td>YES</td> </tr> <tr> <td>-write_timing_constraints</td> <td>Write Timing Constraints</td> <td>NO</td> <td>NO</td> </tr> <tr> <td>-cross_clock_analysis</td> <td>Cross Clock Analysis</td> <td>NO</td> <td>NO</td> </tr> <tr> <td>-bus_delimiter</td> <td>Bus Delimiter</td> <td><></td> <td><></td> </tr> <tr> <td>-slice_utilization_ratio</td> <td>Slice Utilization Ratio</td> <td>100</td> <td>100%</td> </tr> <tr> <td>-bram_utilization_ratio</td> <td>BRAM Utilization Ratio</td> <td>100</td> <td>100%</td> </tr> <tr> <td>-verilog2001</td> <td>Verilog 2001</td> <td>YES</td> <td>YES</td> </tr> <tr> <td>-fsm_extract</td> <td> </td> <td>YES</td> <td>YES</td> </tr> <tr> <td>-fsm_encoding</td> <td> </td> <td>Auto</td> <td>AUTO</td> </tr> <tr> <td>-safe_implementation</td> <td> </td> <td>No</td> <td>NO</td> </tr> <tr> <td>-fsm_style</td> <td> </td> <td>LUT</td> <td>LUT</td> </tr> <tr> <td>-ram_extract</td> <td> </td> <td>Yes</td> <td>YES</td> </tr> <tr> <td>-ram_style</td> <td> </td> <td>Auto</td> <td>AUTO</td> </tr> <tr> <td>-rom_extract</td> <td> </td> <td>Yes</td> <td>YES</td> </tr> <tr> <td>-shreg_extract</td> <td> </td> <td>YES</td> <td>YES</td> </tr> <tr> <td>-rom_style</td> <td> </td> <td>Auto</td> <td>AUTO</td> </tr> <tr> <td>-auto_bram_packing</td> <td> </td> <td>NO</td> <td>NO</td> </tr> <tr> <td>-resource_sharing</td> <td> </td> <td>YES</td> <td>YES</td> </tr> <tr> <td>-async_to_sync</td> <td> </td> <td>NO</td> <td>NO</td> </tr> <tr> <td>-mult_style</td> <td> </td> <td>Auto</td> <td>AUTO</td> </tr> <tr> <td>-iobuf</td> <td> </td> <td>YES</td> <td>YES</td> </tr> <tr> <td>-max_fanout</td> <td> </td> <td>500</td> <td>500</td> </tr> <tr> <td>-bufg</td> <td> </td> <td>24</td> <td>24</td> </tr> <tr> <td>-register_duplication</td> <td> </td> <td>YES</td> <td>YES</td> </tr> <tr> <td>-register_balancing</td> <td> </td> <td>No</td> <td>NO</td> </tr> <tr> <td>-optimize_primitives</td> <td> </td> <td>NO</td> <td>NO</td> </tr> <tr> <td>-use_clock_enable</td> <td> </td> <td>Yes</td> <td>YES</td> </tr> <tr> <td>-use_sync_set</td> <td> </td> <td>Yes</td> <td>YES</td> </tr> <tr> <td>-use_sync_reset</td> <td> </td> <td>Yes</td> <td>YES</td> </tr> <tr> <td>-iob</td> <td> </td> <td>Auto</td> <td>AUTO</td> </tr> <tr> <td>-equivalent_register_removal</td> <td> </td> <td>YES</td> <td>YES</td> </tr> <tr> <td>-slice_utilization_ratio_maxmargin</td> <td> </td> <td>5</td> <td>0%</td> </tr> </TABLE> <A NAME="Operating System Information"></A>   <TABLE BORDER CELLSPACING=0 CELLPADDING=3 WIDTH='100%'> <TR ALIGN=CENTER BGCOLOR='#99CCFF'> <TD ALIGN=CENTER COLSPAN='5'> Operating System Information </TD> </tr> <tr bgcolor='#ffff99'> <td>Operating System Information</td> <td>xst</td> <td>ngdbuild</td> <td>map</td> <td>par</td> </tr> <tr> <td>CPU Architecture/Speed</td> <td>Intel(R) Core(TM) i5-4200U CPU @ 1.60GHz/2295 MHz</td> <td><  data not available  ></td> <td><  data not available  ></td> <td><  data not available  ></td> </tr