Uart2Sdram2TFT_mean_filter.zip_FPGA 均值滤波_brokeak1_fpga_mean_均值滤波

+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Legal Partition Candidates ; +--------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ; +--------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; mean_filter_3x3_inst|pa_8_inst|parallel_add_component|auto_generated ; 130 ; 0 ; 0 ; 0 ; 19 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; mean_filter_3x3_inst|pa_8_inst ; 130 ; 0 ; 0 ; 0 ; 19 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; mean_filter_3x3_inst|line3x3_inst|ALTSHIFT_TAPS_component|auto_generated|cntr1|cmpr4 ; 18 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; mean_filter_3x3_inst|line3x3_inst|ALTSHIFT_TAPS_component|auto_generated|cntr1 ; 2 ; 0 ; 0 ; 0 ; 9 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; mean_filter_3x3_inst|line3x3_inst|ALTSHIFT_TAPS_component|auto_generated|altsyncram2 ; 69 ; 1 ; 0 ; 1 ; 48 ; 1 ; 1 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; mean_filter_3x3_inst|line3x3_inst|ALTSHIFT_TAPS_component|auto_generated ; 18 ; 0 ; 0 ; 0 ; 64 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; mean_filter_3x3_inst|line3x3_inst ; 18 ; 0 ; 0 ; 0 ; 48 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; mean_filter_3x3_inst ; 19 ; 11 ; 0 ; 11 ; 16 ; 11 ; 11 ; 11 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; tft_ctrl ; 18 ; 0 ; 0 ; 0 ; 22 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; sdram|sd_rd_fifo|dcfifo_component|auto_generated|wrfull_eq_comp ; 18 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; sdram|sd_rd_fifo|dcfifo_component|auto_generated|rdempty_eq_comp ; 18 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; sdram|sd_rd_fifo|dcfifo_component|auto_generated|ws_dgrp|dffpipe15 ; 11 ; 0 ; 0 ; 0 ; 9 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; sdram|sd_rd_fifo|dcfifo_component|auto_generated|ws_dgrp ; 11 ; 0 ; 0 ; 0 ; 9 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; sdram|sd_rd_fifo|dcfifo_component|auto_generated|ws_bwp ; 11 ; 0 ; 0 ; 0 ; 9 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; sdram|sd_rd_fifo|dcfifo_component|auto_generated|ws_brp ; 11 ; 0 ; 0 ; 0 ; 9 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; sdram|sd_rd_fifo|dcfifo_component|auto_generated|wraclr ; 3 ; 1 ; 0 ; 1 ; 1 ; 1 ; 1 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; sdram|sd_rd_fifo|dcfifo_component|auto_generated|rs_dgwp|dffpipe12 ; 11 ; 0 ; 0 ; 0 ; 9 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; sdram|sd_rd_fifo|dcfifo_component|auto_generated|rs_dgwp ; 11 ; 0 ; 0 ; 0 ; 9 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; sdram|sd_rd_fifo|dcfifo_component|auto_generated|rs_bwp ; 11 ; 0 ; 0 ; 0 ; 9 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; sdram|sd_rd_fifo|dcfifo_component|auto_generated|rs_brp ; 11 ; 0 ; 0 ; 0 ; 9 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; sdram|sd_rd_fifo|dcfifo_component|auto_generated|rdaclr ; 3 ; 1 ; 0 ; 1 ; 1 ; 1 ; 1 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; sdram|sd_rd_fifo|dcfifo_component|auto_generated|fifo_ram ; 37 ; 0 ; 0 ; 0 ; 16 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; sdram|sd_rd_fifo|dcfifo_component|auto_generated|wrptr_g1p ; 3 ; 0 ; 0 ; 0 ; 9 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0