主模块:
module test4_12
(
input clk50M,
input rstn,
input rx,
output tx
);
wire uart_clk_wire;
wire[7:0]data_wire;
wire wrsig_wire;
wire idle_wire;
wire dataerror_wire;
wire frameerror_wire;
uart_clk u1
(
.clk50M(clk50M),
.rstn(rstn),
.clkuart(uart_clk_wire)
);
uarttx u2
(
.clk(uart_clk_wire),
.rstn(rstn),
.data(data_wire),
.wrsig(wrsig_wire),
.idle(idle_wire),
.tx(tx)
);
uartrx u3
( .clk(uart_clk_wire),
.rst_n(rstn),
.rx(rx),
.dataout(data_wire),
.rdsig(wrsig_wire),
.dataerror(dataerror_wire),
.frameerror(frameerror_wire)
);
评论0