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i2c_slave.v
i2c_slave.v
verilog
i2c
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2019-10-22
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i2c slave 程序 经过项目验证。verilog语言
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基于I2C编写的I2C_MASTER和I2C_SLAVE在一个模块的verilog代码
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I2C verilong code 详细代码分析,根据协议每一步都有分析,进过验证,代码分slave和master部分,
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verilog实现I2C通信的slave模块源码状态机设计可做I2C接口的仿真模型,module I2C_slv ( input [6:0] slv_id, input RESET, input scl_i, //I2C clk input sda_i, //I2C data in input [7:0] I2C_RDDATA, //////
I2C Slave Verilog
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网上找的一些I2C从设备代码都没用起来,于是自己写了一个。能实现读取和写入任意一个字节的功能。功能上目前已经够用,连续读取和写入多个字节的就没有加了。
i2c slave接口
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I2C Slave(FPGA 代码),已经验证过,可以用
模拟I2C程序 slave 接收
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实现用IO口模拟I2C slave程序,采用中断处理;
i2c_slave.zip
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一个简单的verilog版本的I2C接口。 input clk; input rst; inout sda; input scl; output [7:0] myReg0; output [7:0] myReg1; output [7:0] myReg2; output [7:0] myReg3; input [7:0] myReg4; input [7:0] myReg5; input [7:
verilog实现axis接口读写I2C,代码中包含master/slave两部分
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i2c_slave_model.v
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兼容opencores.org的I2C slave的rtl代码
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最近一个项目需要做I2C的slave,在opencores.org上面找到了一个I2C的代码,不过是master的。 下载来看看,发现里面有一个I2C slave的行为级代码。 于是自己根据这个代码改写了一个I2C slave RTL的代码,并修改了原来那个设计的testbench,将rtl的Slave替换了原来的behavior的Slave,在modelsim里面作了前仿,完全通过。还有一个m
i2c slave端verilog代码
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本资源是利用verilog语言实现的从设备接收存储数据,严格按照I2C总线时序来开发设计的,对于初学者有很大的帮助。
IIC_Hardware.rar
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1,本文给出了linux 下使用IIC总线读写EEPROM 的实现程序。 2, 本文给出了在编程中遇到的几种非常隐蔽的错误的解决方法。 3,本文的读写程序非常通用: i2c -d /dev/i2c-1 -s 0x51 0x05 18 -----Write 18 to the register: 0x05 of the i2c-slave address: 0x51 i2c -d /dev
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iic Verilog程序 此程序经过验证 但实际时序要求应根据芯片手册要求
IIC-verilog.rar
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iic_master.v :IIC主机,可实现写数据与读数据请求的时序。 iic_slave.v :IIC从机,可实现接收主机的写数据与读数据请求的时序。 iic_sim.v :IIC仿真testbench
i2c slave datasheet
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描述i2c slave模块,包括参数设置、中断控制、应用接口设置,描述的比较详细。
i2c slave core
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较简洁实用的I2C SLVAVE CORE ,可以作为I2C从端的控制核。
slave_rtl_i2c_slave_
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I2C从机RTL级代码(Verilog)
slave
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slave
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