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dnn-rtl:DNN的Verilog RTL实现
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2021-05-10
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dnn-RTL USC DNN系统的RTL和FPGA实现-Sourya,Yinan,Chiye,Mahdi testbench-主文件是tb_mnist.v。 其他文件用于婴儿网络或子模块。 src-所有源代码Verilog文件。 等级制度: DNN.v - whole network layer_block.v - Contains processors, memory, state machines and other small logic for each layer memory_ctr.v - State machine for each layer. Generates control signals for memory (address, enable), counter and mux processor_set.v - FF, BP and UP proces
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dnn-rtl:DNN的Verilog RTL实现 (183个子文件)
UART_echo.bit 3.65MB
train_input.dat 74.82MB
train_input_512_spaced.dat 73.24MB
val_input_spaced.dat 22.43MB
test_input_spaced.dat 22.43MB
test_input_512_spaced.dat 14.65MB
val_input_512_spaced.dat 14.65MB
train_idealout_16_spaced.dat 1.53MB
train_idealout_spaced.dat 977KB
train_idealout.dat 537KB
sigmoid_sigmoidprime_table_size4096_word11_maxdom8.dat 356KB
sigmoid_sigmoidprime_table_size4096_word8_maxdom8_LSBmodified.dat 320KB
sigmoid_sigmoidprime_table_size4096_word8_maxdom8.dat 320KB
val_idealout_16_spaced.dat 313KB
test_idealout_16_spaced.dat 313KB
train_input_64.dat 252KB
sigmoidprimetable_size4096_word10_maxdom8.dat 208KB
train_idealout_HEX.dat 195KB
test_idealout_spaced.dat 195KB
val_idealout_spaced.dat 195KB
sigmoidtable_size4096_word12_maxdom8.dat 192KB
sigmoidprimetable_size4096_word7_maxdom4.dat 192KB
sigmoidtable_size4096_word9_maxdom4.dat 176KB
sigmoid_sigmoidprime_table_size1024_word7_maxdom4.dat 78KB
sigmoid_sigmoidprime_table_size1024_word6_maxdom8.dat 76KB
s40_frc21_int10.dat 64KB
s136_frc21_int10.dat 64KB
sigmoidprimetable_size1024_word8_maxdom2.dat 47KB
sigmoidtable_size1024_word10_maxdom2.dat 44KB
s40_frc12_int3.dat 33KB
s68_frc11_int4.dat 33KB
s48_frc11_int4.dat 33KB
s136_frc12_int3.dat 33KB
s48_frc8_int3.dat 25KB
s40_frc8_int3.dat 25KB
s136_frc8_int3.dat 25KB
s40_frc9_int2.dat 25KB
s68_frc8_int3.dat 25KB
s64_frc9_int2.dat 25KB
s136_frc9_int2.dat 25KB
s48_frc6_int3.dat 21KB
s68_frc7_int2.dat 21KB
s136_frc8_int1.dat 21KB
s40_frc8_int1.dat 21KB
s8_frc7_int2.dat 21KB
s40_frc7_int2.dat 21KB
s32_frc7_int2.dat 21KB
s34_frc7_int2.dat 21KB
s16_frc7_int2.dat 21KB
s48_frc7_int2.dat 21KB
s10_frc7_int2.dat 21KB
s136_frc7_int2.dat 21KB
s64_frc7_int2.dat 21KB
s68_frc6_int3.dat 21KB
sigmoid_sigmoidprime_table_size256_word5_maxdom4.dat 18KB
s136_frc5_int2.dat 18KB
s40_frc5_int2.dat 18KB
s68_frc5_int2.dat 18KB
s48_frc5_int2.dat 18KB
s48_frc11_int4_HEX.dat 10KB
s68_frc11_int4_HEX.dat 10KB
train_idealout_4.dat 10KB
s40_frc8_int3_HEX.dat 8KB
s48_frc7_int2_HEX.dat 8KB
s48_frc8_int3_HEX.dat 8KB
s68_frc7_int2_HEX.dat 8KB
s68_frc8_int3_HEX.dat 8KB
s34_frc7_int2_HEX.dat 8KB
s8_frc7_int2_HEX.dat 8KB
s40_frc7_int2_HEX.dat 8KB
s68_frc6_int3_HEX.dat 8KB
s136_frc7_int2_HEX.dat 8KB
s48_frc6_int3_HEX.dat 8KB
s136_frc8_int3_HEX.dat 8KB
s48_frc5_int2_HEX.dat 6KB
s68_frc5_int2_HEX.dat 6KB
Icon
0B
Icon
0B
Icon
0B
Icon
0B
Memory FIFOs for Parallel and Pipelined Processing.jpg 936KB
tree_adder_working.jpg 325KB
RESULT.JPG 196KB
README.md 5KB
train_idealout_HEX.mem 118KB
ug953-vivado-7series-libraries.pdf 6.57MB
pg058-blk-mem-gen.pdf 3.01MB
board_schematic.pdf 2.83MB
ug901-vivado-synthesis.pdf 2.68MB
board_manual.pdf 2.06MB
ug473_7Series_Memory_Resources.pdf 2.05MB
ug903-vivado-using-constraints.pdf 1.78MB
ug479_7Series_DSP48E1.pdf 1.4MB
7-series-product-selection-guide.pdf 850KB
pg120-addsub.pdf 554KB
ug429_7Series_Migration.pdf 485KB
pg108-mult.pdf 414KB
ug474_7Series_CLB.pdf 1.79MB
ds180_7Series_Overview.pdf 687KB
System Verilog for Synthesis.pdf 341KB
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刘霏霏
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