seq2fsm
创建一个FSM状态表（并生成Verilog代码！），该表可以检测比特流中的序列
这是一个生成FSM的python库，用于检测输入比特流上的任意模式。
用户可以选择以十进制/二进制/十六进制/一键编码/序列名称显示状态。 例如，检测序列“ 1011001110”
十进制编码：“ 0”，“ 1”，“ 2”，..，“ 10”
二进制编码：'0000'，'0001'，...，'1010'
十六进制编码：'0'，'1'，'2'，...，'a'
一键式编码：'00000000001'，'000000000010'，...，'10000000000'
我还添加了一个小程序来打印以下必需的Verilog代码：
参数定义（用于选择编码）
为当前和下一个状态分配寄存器
下一个状态的案例状态
根据匹配条件分配输出
还有以下功能的定义：
seq_gen：用于创建状态表和包含状态的
